JPS6091391A - 半導体集積回路装置及びそれを用いた表示装置 - Google Patents
半導体集積回路装置及びそれを用いた表示装置Info
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- JPS6091391A JPS6091391A JP19902583A JP19902583A JPS6091391A JP S6091391 A JPS6091391 A JP S6091391A JP 19902583 A JP19902583 A JP 19902583A JP 19902583 A JP19902583 A JP 19902583A JP S6091391 A JPS6091391 A JP S6091391A
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- signal
- circuit
- semiconductor integrated
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- shift
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置及びそれを用いた表示
装置に関するもので、例えば、ドツト構成の液晶＜ＬＣ
Ｄ）表示パネルの表示駆動信号を形成する半導体集積回
路装置とそれを用いた表示装置に有効な技術に関するも
のである。
装置に関するもので、例えば、ドツト構成の液晶＜ＬＣ
Ｄ）表示パネルの表示駆動信号を形成する半導体集積回
路装置とそれを用いた表示装置に有効な技術に関するも
のである。
例えば、ドツト構成の液晶表示パネルに文字又は図形を
表示させる場合、走査線電極の選択タイミングに従って
信号線電極に表示すべき文字又は図形に従った画像信号
を供給する。このような信号線電極の駆動信号を形成す
る半導体集積回路装置は、リフレソシェメモリがら読み
出されたシリアルな画像信号をシフトレジスタによって
シリアル／パラレル変換し、上記走査電極の選択タイミ
ングに同期しランチ回路に取り込むものである。
表示させる場合、走査線電極の選択タイミングに従って
信号線電極に表示すべき文字又は図形に従った画像信号
を供給する。このような信号線電極の駆動信号を形成す
る半導体集積回路装置は、リフレソシェメモリがら読み
出されたシリアルな画像信号をシフトレジスタによって
シリアル／パラレル変換し、上記走査電極の選択タイミ
ングに同期しランチ回路に取り込むものである。
このようなシフトレジスタによってシリアル／パラレル
変換を行う場合には、次のような問題の生じることが本
願発明者の研究によって明らかにされた。すなわち、上
記信号線電極駆動用の１つの半導体集積回路装置によっ
て駆動できる信号線電極数を超えるような大きな液晶表
示パネルを用いる表示装置を構成するためには、上記半
導体集積回路装置を縦列形態とすることになる。しかし
、このようにすると、常時全ての半導体集積回路装置（
シフトレジスタ）が動作状態となるため、その消費電力
が大きくなってしまう。
変換を行う場合には、次のような問題の生じることが本
願発明者の研究によって明らかにされた。すなわち、上
記信号線電極駆動用の１つの半導体集積回路装置によっ
て駆動できる信号線電極数を超えるような大きな液晶表
示パネルを用いる表示装置を構成するためには、上記半
導体集積回路装置を縦列形態とすることになる。しかし
、このようにすると、常時全ての半導体集積回路装置（
シフトレジスタ）が動作状態となるため、その消費電力
が大きくなってしまう。
（発明の目的）
この発明の目的は、合理的な表示のための動作機能が付
加された半導体集積回路装置を提供することにある。
加された半導体集積回路装置を提供することにある。
この発明の他の目的は、低消費電力化を図った表示装置
を提供することにある。
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
（発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、外部端子からの制御信号に従ってシリアルな
ドツト構成の画像信号のシフトを行うシフトレジスタの
最大シフト量を検出してそのシフト動作を停止させると
ともに、・その検出信号を外部端子から送出する機能を
表示駆動用の１つの半導体集積回路装置に付加すること
によって、その駆動できる電極数分のシフト動作のみを
行わせるものである。また、上記ドツト構成の画像信号
とクロック信号とを上記複数の半導体集積回路装置に対
して共通に供給し、初段の半導体集積回路装置の制御信
号をそのシフトレジスタを動作状態とする固定レベルと
し、その検出出力を次段の半導体集積回路装置の制御信
号として入力することによって、各半導体集積回路装置
を時分割的に動作させるものである。
ドツト構成の画像信号のシフトを行うシフトレジスタの
最大シフト量を検出してそのシフト動作を停止させると
ともに、・その検出信号を外部端子から送出する機能を
表示駆動用の１つの半導体集積回路装置に付加すること
によって、その駆動できる電極数分のシフト動作のみを
行わせるものである。また、上記ドツト構成の画像信号
とクロック信号とを上記複数の半導体集積回路装置に対
して共通に供給し、初段の半導体集積回路装置の制御信
号をそのシフトレジスタを動作状態とする固定レベルと
し、その検出出力を次段の半導体集積回路装置の制御信
号として入力することによって、各半導体集積回路装置
を時分割的に動作させるものである。
〔実施例１〕
第１図には、この発明の一実施例のブロック図が示され
ている。同図において、一点鎖線で示した半導体集積回
路装置ＬＳＩに形成された各回路ブロックは、公知のＭ
Ｏ３集積回路の製造技術によって単結晶シリコンのよう
な半導体基板上において形成される。
ている。同図において、一点鎖線で示した半導体集積回
路装置ＬＳＩに形成された各回路ブロックは、公知のＭ
Ｏ３集積回路の製造技術によって単結晶シリコンのよう
な半導体基板上において形成される。
同図の半導体集積回路装置ＬＳＩは、特に制限されない
が、走査線電極と信号線電極とにより構成されたドツト
構成の液晶表示パネルの上記信号線電極を駆動するもの
であり、例えば、８０本の信号線電極の駆動信号を形成
するよう構成されている。
が、走査線電極と信号線電極とにより構成されたドツト
構成の液晶表示パネルの上記信号線電極を駆動するもの
であり、例えば、８０本の信号線電極の駆動信号を形成
するよう構成されている。
上記８０本の信号線電極に対し、走査線電極の選択タイ
ミングに同期し、表示すべき文字又は図形に従った駆動
信号を形成するため、次の各回路が設けられる。
ミングに同期し、表示すべき文字又は図形に従った駆動
信号を形成するため、次の各回路が設けられる。
シフトレジスタＳＲは、入力データ端子りから上記走査
タイミングに従ってシリアルに供給される文字又は図形
の画素データをパラレル信号に変換する。すなわち、８
０ドツト分の画素データを取り込み、パラレルにラッチ
回路ＦＦＩに送出するものである。駆動回路ＤＶは、上
記ラッチ回路ＦＦＩに取り込んだ画素データを図示しな
いタイミング信号に従って加工して、液晶を交流駆動す
るための多値パルスによる駆動信号を形成する。
タイミングに従ってシリアルに供給される文字又は図形
の画素データをパラレル信号に変換する。すなわち、８
０ドツト分の画素データを取り込み、パラレルにラッチ
回路ＦＦＩに送出するものである。駆動回路ＤＶは、上
記ラッチ回路ＦＦＩに取り込んだ画素データを図示しな
いタイミング信号に従って加工して、液晶を交流駆動す
るための多値パルスによる駆動信号を形成する。
電圧ｖ１〜ｖ４は、その多値パルスを形成するための電
源電圧である。このように液晶を交流駆動する方式は、
公知であるのでその詳細な説明を省略する。
源電圧である。このように液晶を交流駆動する方式は、
公知であるのでその詳細な説明を省略する。
この実施例では、シフトレジスタＳＲのシフト動作を合
理的に行わせる機能を持たせるため、次の回路が付加さ
れる。すなわち、上記シフトレジスタＳＲのシフト動作
を行わせるためのクロック信号ＣＬ２は、特に制限され
ないが、アンド（ＡＮＤ）ゲート回路Ｇに入力される。
理的に行わせる機能を持たせるため、次の回路が付加さ
れる。すなわち、上記シフトレジスタＳＲのシフト動作
を行わせるためのクロック信号ＣＬ２は、特に制限され
ないが、アンド（ＡＮＤ）ゲート回路Ｇに入力される。
このアンドゲート回路Ｇの制御信号として、外部端子「
百から供給された制御信号の反転信号と、ラッチ回路Ｆ
Ｆ２の出力信号Ｑとが用いられる。このラッチ回路ＦＦ
２は、上記シフトレジスタＳＲの最大シフト量（この実
施例では８０ビツト）を検出するカウンタ回路Ｃ０ＵＴ
のオーバーフロー信号ＯＶＦを受けて、上記出力信号Ｑ
をハイレベルからロウレベルに変化させる。また、上記
ランチ回路ＦＦ２の出力信号石は、外部端子面から送出
される。
百から供給された制御信号の反転信号と、ラッチ回路Ｆ
Ｆ２の出力信号Ｑとが用いられる。このラッチ回路ＦＦ
２は、上記シフトレジスタＳＲの最大シフト量（この実
施例では８０ビツト）を検出するカウンタ回路Ｃ０ＵＴ
のオーバーフロー信号ＯＶＦを受けて、上記出力信号Ｑ
をハイレベルからロウレベルに変化させる。また、上記
ランチ回路ＦＦ２の出力信号石は、外部端子面から送出
される。
なお、外部端子から供給されたクロック信号ＣＬ１は、
上記カウンタ回路Ｃ０ＵＴとラッチ回路ＦＦ２のクリア
端子ＲＬと、上記ランチ回路ＦＦＩのクロック端子ＣＬ
Ｋとに供給される。
上記カウンタ回路Ｃ０ＵＴとラッチ回路ＦＦ２のクリア
端子ＲＬと、上記ランチ回路ＦＦＩのクロック端子ＣＬ
Ｋとに供給される。
この実施例の半導体集積回路装置ＬＳＩは、上記ランチ
回路ＦＦ２がリセットされた状態で、外部制御端子ＩＥ
をロウレベルにすると、アンドゲート回路Ｇが開くので
、クロック信号ＣＬ２がシフトレジスタＳＲに供給され
るため、そのクロック信号ＣＬ２に同期して供給される
シリアルな画素データを順次シフトさせる。そして、上
記クロック信号ＣＬ２が８０個到来して、８０ビツトの
画素データを取り込むと、カウンタ回路Ｃ０ＵＴがオー
バーフローを起こすので、ラッチ回路ＦＦ２の出力信号
Ｑがロウレベルになってアンドゲート回＠Ｇを閉じてし
まう。このため、以後のクロック信号ＣＬ２が到来して
も上記取り込んだ画素データを保持したままとなる。言
い換えるならば、そのシフト動作を停止し、上記取り込
んだ８０ビツトの画素データを保持するものとなる。
回路ＦＦ２がリセットされた状態で、外部制御端子ＩＥ
をロウレベルにすると、アンドゲート回路Ｇが開くので
、クロック信号ＣＬ２がシフトレジスタＳＲに供給され
るため、そのクロック信号ＣＬ２に同期して供給される
シリアルな画素データを順次シフトさせる。そして、上
記クロック信号ＣＬ２が８０個到来して、８０ビツトの
画素データを取り込むと、カウンタ回路Ｃ０ＵＴがオー
バーフローを起こすので、ラッチ回路ＦＦ２の出力信号
Ｑがロウレベルになってアンドゲート回＠Ｇを閉じてし
まう。このため、以後のクロック信号ＣＬ２が到来して
も上記取り込んだ画素データを保持したままとなる。言
い換えるならば、そのシフト動作を停止し、上記取り込
んだ８０ビツトの画素データを保持するものとなる。
そして、例えば、走査線電極が切り換えられた時、クロ
ック信号ＣＬＩを発生させれば、上記シフトレジスタＳ
Ｒの内容がラッチ回路ＦＦＩに転送され、上記取り込ん
だ画素データに従った表示を行わせる。また、上記クロ
ック信号ＣＬＩによヮて、上記カウンタ回路Ｃ０ＵＴと
ランチ回路ＦＦ２とがリセットされるので、再びアンド
ゲート回路Ｇが開き、次の走査線電極に対応して画素デ
ータの取り込みを行う。
ック信号ＣＬＩを発生させれば、上記シフトレジスタＳ
Ｒの内容がラッチ回路ＦＦＩに転送され、上記取り込ん
だ画素データに従った表示を行わせる。また、上記クロ
ック信号ＣＬＩによヮて、上記カウンタ回路Ｃ０ＵＴと
ランチ回路ＦＦ２とがリセットされるので、再びアンド
ゲート回路Ｇが開き、次の走査線電極に対応して画素デ
ータの取り込みを行う。
このようなシフトレジスタＳＲの選択的な動作によって
、例えば、横方向のスクロールを極めて簡単に実現する
ことができる。すなわち、液晶表示パネルの信号線電極
数より大きい記憶容量を持つリフレッシュメモリから供
給された画素データの表示区間を上記外部端子ＩＥをロ
ウレベルにするタイミングによって自動的に設定できる
からである。
、例えば、横方向のスクロールを極めて簡単に実現する
ことができる。すなわち、液晶表示パネルの信号線電極
数より大きい記憶容量を持つリフレッシュメモリから供
給された画素データの表示区間を上記外部端子ＩＥをロ
ウレベルにするタイミングによって自動的に設定できる
からである。
（実施例２〕
第２図には、上記半導体集積回路装置ＬＳＩを利用した
表示装置の一実施例のブロック図が示されている。
表示装置の一実施例のブロック図が示されている。
この実施例の表示装置は、例えば、信号線電極数（Ｉａ
方向） カ４８ （１本（４Ｂ ０ Ｆッ）） Ｔ：、
走査線電極数（縦方向）が６４本（６４ドツト）のよう
な大型の液晶表示パネルＬＣＤが用いられる。
方向） カ４８ （１本（４Ｂ ０ Ｆッ）） Ｔ：、
走査線電極数（縦方向）が６４本（６４ドツト）のよう
な大型の液晶表示パネルＬＣＤが用いられる。
このような表示エリアの拡張に対して一１４８０本の信
号ａｔ電極の駆動信号を形成するため、上記第１図の半
導体集積回路装置ＬＳＩが６個用いられる。この場合、
上記制御信号端子ＩＥ、ＯＲに関しては、上記６個の半
導体集積回路装置ＬＳＩＩ〜ＬＳＩ６が縦列形態に接続
される。すなわち、初段の半導体集積回路装置ＬＳＩの
制御信号端子ＩＥは、回路の接地電位のようなロウレベ
ルが定雷的に供給される。そして、その制御信号端子Ｏ
ｉは、次段の半導体集積回装置ＬＳＩ２の制御信号端子
ＩＥに接続される。このようにして、上記再制御信号端
子ＯＥとＩＥとが次々に接続される。一方、各半導体集
積回路装置ＬＳ１１〜ＬＳ■６における入力データ端子
り、クロック硝子ＣＬｌ、ＣＬ２とは、それぞれ共通接
続される。上記クロック硝子ＣＬＩ、ＣＬ２には、タイ
ミング発生回路ＴＧによって形成されたクロック信号が
それぞれ供給される。また、上記入力データ端子りには
、図示しないリフレッシュメモリ等から走査線電極の走
査タイミングに従ってシリアルに読み出された画嶌デー
タが共通に供給される。
号ａｔ電極の駆動信号を形成するため、上記第１図の半
導体集積回路装置ＬＳＩが６個用いられる。この場合、
上記制御信号端子ＩＥ、ＯＲに関しては、上記６個の半
導体集積回路装置ＬＳＩＩ〜ＬＳＩ６が縦列形態に接続
される。すなわち、初段の半導体集積回路装置ＬＳＩの
制御信号端子ＩＥは、回路の接地電位のようなロウレベ
ルが定雷的に供給される。そして、その制御信号端子Ｏ
ｉは、次段の半導体集積回装置ＬＳＩ２の制御信号端子
ＩＥに接続される。このようにして、上記再制御信号端
子ＯＥとＩＥとが次々に接続される。一方、各半導体集
積回路装置ＬＳ１１〜ＬＳ■６における入力データ端子
り、クロック硝子ＣＬｌ、ＣＬ２とは、それぞれ共通接
続される。上記クロック硝子ＣＬＩ、ＣＬ２には、タイ
ミング発生回路ＴＧによって形成されたクロック信号が
それぞれ供給される。また、上記入力データ端子りには
、図示しないリフレッシュメモリ等から走査線電極の走
査タイミングに従ってシリアルに読み出された画嶌デー
タが共通に供給される。
なお、上記液晶表示パネルＬＣＤの走査電極は、特に制
限されないが、上記タイミング発生回路ＴＧから供給さ
れたクロック信号ＣＬ １ ’ に従って順次走査線電
極に対する駆動信号を形成する半導体集積回路装置Ｒ−
ＬＳＩによって駆動される。
限されないが、上記タイミング発生回路ＴＧから供給さ
れたクロック信号ＣＬ １ ’ に従って順次走査線電
極に対する駆動信号を形成する半導体集積回路装置Ｒ−
ＬＳＩによって駆動される。
次に、この実施例の表示動作の一例を第３図のタイミン
グ図に従って説明する。
グ図に従って説明する。
クロック信号ＣＬＩによって全半導体集積回路装置ＬＳ
ＩＩ〜ＬＳＩ６がリセットされると、各半導体集積回路
装置ＬＳＩＩ〜ＬＳＩ６のラッチ回路ＦＦ２がリセット
されるので、制御信号端子ＯＥがハイレベルとなる。こ
れによって、２段以降の半導体集積回路装置ＬＳＩ２〜
ＬＳＩ６の上記アンドゲート回路Ｇが閉じられるので、
クロック信号ＣＬ２がシフトレジスタＳ Ｒには供給さ
れない。一方、初段の半導体集積回路装置ＬＳＩＩの制
御端子ＩＥがロウレベルになっているので、アンドゲー
ト回路Ｇが開いており、クロック信号ＣＬ２が供給され
る。したがって、最初の８０ビツトの画素データは、半
導体集積回路装置ＬＳ１１のシフトレジスタＳＲに取り
込まれるものとなる。
ＩＩ〜ＬＳＩ６がリセットされると、各半導体集積回路
装置ＬＳＩＩ〜ＬＳＩ６のラッチ回路ＦＦ２がリセット
されるので、制御信号端子ＯＥがハイレベルとなる。こ
れによって、２段以降の半導体集積回路装置ＬＳＩ２〜
ＬＳＩ６の上記アンドゲート回路Ｇが閉じられるので、
クロック信号ＣＬ２がシフトレジスタＳ Ｒには供給さ
れない。一方、初段の半導体集積回路装置ＬＳＩＩの制
御端子ＩＥがロウレベルになっているので、アンドゲー
ト回路Ｇが開いており、クロック信号ＣＬ２が供給され
る。したがって、最初の８０ビツトの画素データは、半
導体集積回路装置ＬＳ１１のシフトレジスタＳＲに取り
込まれるものとなる。
半導体集積回路装置ＬＳＩＩにおいて、上記８０ビツト
の画素データを取り込のが終了すると、カウンタ回路Ｃ
０ＵＴの計数動作によってランチ回路ＦＦ２の出力信号
Ｑをロウレベルにするので、一方においてアンドゲート
回路Ｇを閉じてシフトレジスタＳＲの動作を停止される
。また、他方において制御信号端子ＯＥからロウレベル
を送出するので、次段の半導体集積回路装置ＬＳＩ２の
制御信号端子ＩＥがロウレベルとなる。これによって、
この半導体集積回路装置ＬＳＩ２のアンドゲート回路Ｇ
が開（ため、クロック信にＪ、 ＣＬ ２が供給される
ことになる。これによって、次の８０ビツトの画素デー
タは半導体集積回路装置ＬＳＩ２のシフトレジスタＳＲ
に取り込まれるものとなる。
の画素データを取り込のが終了すると、カウンタ回路Ｃ
０ＵＴの計数動作によってランチ回路ＦＦ２の出力信号
Ｑをロウレベルにするので、一方においてアンドゲート
回路Ｇを閉じてシフトレジスタＳＲの動作を停止される
。また、他方において制御信号端子ＯＥからロウレベル
を送出するので、次段の半導体集積回路装置ＬＳＩ２の
制御信号端子ＩＥがロウレベルとなる。これによって、
この半導体集積回路装置ＬＳＩ２のアンドゲート回路Ｇ
が開（ため、クロック信にＪ、 ＣＬ ２が供給される
ことになる。これによって、次の８０ビツトの画素デー
タは半導体集積回路装置ＬＳＩ２のシフトレジスタＳＲ
に取り込まれるものとなる。
以下、同様にして、８０ピツ）・ずつの画素データが次
々に半導体集積回路装置ＬＳＩ３〜ＬＳＩ６のシフトレ
ジスタＳＲに分割されて取り込まれるものとなる。
々に半導体集積回路装置ＬＳＩ３〜ＬＳＩ６のシフトレ
ジスタＳＲに分割されて取り込まれるものとなる。
このようにして、４８０ビツトの画素テークは１走査線
電極の表示期間Ｉ］内にすべて取り込まれ、その切り換
えタイミングに発生するクロック信号ＣＬＩに同期して
上記シフトレジスタＳ Ｒの内容がランチ回路ＦＦＩに
それぞれ転送される。したがって、切り換えられた走査
線電極には、上記ラッチ回路ＦＦＩに転送された画素デ
ータに従って明、 ＩＩｌの表示が行われる１、′３−
なわち、上記各半導体集積回路装置ＬＳＩＩ〜ＬＳＩ６
に供給される画素データは、現在表示中の走査線電極の
次の走査線電極に対応したものとなる。
電極の表示期間Ｉ］内にすべて取り込まれ、その切り換
えタイミングに発生するクロック信号ＣＬＩに同期して
上記シフトレジスタＳ Ｒの内容がランチ回路ＦＦＩに
それぞれ転送される。したがって、切り換えられた走査
線電極には、上記ラッチ回路ＦＦＩに転送された画素デ
ータに従って明、 ＩＩｌの表示が行われる１、′３−
なわち、上記各半導体集積回路装置ＬＳＩＩ〜ＬＳＩ６
に供給される画素データは、現在表示中の走査線電極の
次の走査線電極に対応したものとなる。
また、上記クロック信号ＣＬＩによって、全半導体集積
回路装置ＬＳＩＩ〜ＬＳＩ６のカウンタ回路Ｃ０ＵＴと
ラッチ回路ＦＦ２がリセットされるので、次の走査線電
極に対応した画素データの取り込みが上記同様にして行
われるものとなる。
回路装置ＬＳＩＩ〜ＬＳＩ６のカウンタ回路Ｃ０ＵＴと
ラッチ回路ＦＦ２がリセットされるので、次の走査線電
極に対応した画素データの取り込みが上記同様にして行
われるものとなる。
（１１シリアルな画素データをパラレルに変換するシフ
トレジスタの動作期間開始タイミングを外部から制御す
るとともに、その最大シフト量の検出出力によってその
動作を停止させることによって、横方向のスクロールを
簡単に実現できることができるという効果が得られる。
トレジスタの動作期間開始タイミングを外部から制御す
るとともに、その最大シフト量の検出出力によってその
動作を停止させることによって、横方向のスクロールを
簡単に実現できることができるという効果が得られる。
（２）上記ｔ１）によって行われる横方向のスクロール
において、必要なビット数を得るときだけシフトレジス
タが動作するものであるので、低消費電力化を図ること
ができるという効果が得られる。
において、必要なビット数を得るときだけシフトレジス
タが動作するものであるので、低消費電力化を図ること
ができるという効果が得られる。
（３）その駆動信号線数を超えろ拡張された表示エリア
を持つ表示装置を構成する場合において、シリアルな画
素データをパラレルに変換するシフトレジスタの動作期
間開始タイミングを外部から制御するとともに、その最
大シフト量の検出出力によってその動作を停止させる機
能を利用して、複数の信号線駆動用の半導体集積回路装
置のシフトレジスタを時分割的に次々に動作させること
ができる。これによって、シフトレジスタにおける無駄
な電流消費の発生を防止できる。したがって、低消費電
力化を実現した表示装置を得ることができるという効果
が得られる。
を持つ表示装置を構成する場合において、シリアルな画
素データをパラレルに変換するシフトレジスタの動作期
間開始タイミングを外部から制御するとともに、その最
大シフト量の検出出力によってその動作を停止させる機
能を利用して、複数の信号線駆動用の半導体集積回路装
置のシフトレジスタを時分割的に次々に動作させること
ができる。これによって、シフトレジスタにおける無駄
な電流消費の発生を防止できる。したがって、低消費電
力化を実現した表示装置を得ることができるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、駆動電極数は
、必要に応じて種々の実施形態をとることができるもの
である。この場合、そのシフトレジスタのビット段数と
、カウンタの計数値とを設定するものとすればよい。ま
た、駆動回路は、別の半導体集積回路装置によって構成
するものであってもよい。さらに、シフトレジスタのシ
フトクロツタを上述のように選択的に供給する具体的回
路は、種々の変形を採ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、駆動電極数は
、必要に応じて種々の実施形態をとることができるもの
である。この場合、そのシフトレジスタのビット段数と
、カウンタの計数値とを設定するものとすればよい。ま
た、駆動回路は、別の半導体集積回路装置によって構成
するものであってもよい。さらに、シフトレジスタのシ
フトクロツタを上述のように選択的に供給する具体的回
路は、種々の変形を採ることができるものである。
また、複数の信号線駆動用の半導体集積回路装置を用い
た表示装置において、走査線電極を駆動する半導体集積
回路装置を複数個の半導体集積回路装置によって実現す
るものであってもよい。また、タイミング発生回路ＴＧ
は、液晶の交流駆動のためのタイミング信号を形成し、
信号線電極駆動用の半導体集積回路装置及び走査線電極
用の半導体集積回路装置にそれぞれ供給する構成として
もよい。
た表示装置において、走査線電極を駆動する半導体集積
回路装置を複数個の半導体集積回路装置によって実現す
るものであってもよい。また、タイミング発生回路ＴＧ
は、液晶の交流駆動のためのタイミング信号を形成し、
信号線電極駆動用の半導体集積回路装置及び走査線電極
用の半導体集積回路装置にそれぞれ供給する構成として
もよい。
この発明は、信号線電極と走査線電極とからなるドツト
構成の表示装置に広（利用できるものである。
構成の表示装置に広（利用できるものである。
第１図は、この発明に係る表示信号を形成する半導体集
積回路装置の一実施例を示すブロック図、第２図は、第
１図の半導体集積回路装置を用いた表示装置の一実施例
を示すブロック図、第３図は、その表示動作の一例を示
すタイミング図である。 ＳＲ・・シフトレジスタ、Ｃ０ＵＴ・・カウンタ回路、
ＦＦＩ、ＦＦ２・・ラッチ回路、ＤＶ・・駆動回路、Ｇ
・・アンドゲート回路、ＬＣＤ・・液晶表示パネル、Ｒ
−ＬＳ Ｉ・・走査線電極駆動用半導体集積回路装置、
ＴＧ・・タイミング発生回路 第 １ 図 第 ２ 図 （ｋルブラ 第 ３ 図 （９０ｙπｉ、ｔ
積回路装置の一実施例を示すブロック図、第２図は、第
１図の半導体集積回路装置を用いた表示装置の一実施例
を示すブロック図、第３図は、その表示動作の一例を示
すタイミング図である。 ＳＲ・・シフトレジスタ、Ｃ０ＵＴ・・カウンタ回路、
ＦＦＩ、ＦＦ２・・ラッチ回路、ＤＶ・・駆動回路、Ｇ
・・アンドゲート回路、ＬＣＤ・・液晶表示パネル、Ｒ
−ＬＳ Ｉ・・走査線電極駆動用半導体集積回路装置、
ＴＧ・・タイミング発生回路 第 １ 図 第 ２ 図 （ｋルブラ 第 ３ 図 （９０ｙπｉ、ｔ
Claims (1)
- 【特許請求の範囲】 １、シリアルなドツト構成の画像信号を受けるシフトレ
ジスタと、そのシフトレジスタの各段のシフト出力を受
けるラッチ回路と、上記シフトレジスタにおける最大シ
フト量を検出する検出回路と、外部端子からの制御信号
に従って上記シフトレジスタのシフト動作を開始し、上
記検出回路によって形成された検出信号によって上記シ
フト動作を停止させるとともに、その検出信号を外部端
子から送出すさせる制御回路とを含むことを特徴とする
半導体集積回路装置。 ２、上記検出回路は、シフトレジスタのシフトクロック
を受け、シフトレジスタの最大シフト量を計数するカウ
ンタ回路と、このカウンタ回路のオーバーフロー信号を
保持するラッチ回路とを含むものであることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記ラッチ回路により保持された画像信号は、ドツ
ト構成のＬＣＤディスプレイ装置における信号線の駆動
信号を形成するものであることを特徴とする特許請求の
範囲第１又は第２項記載の半導体集積回路装置。 ４、シリアルなドツト構成の画像信号を受けるシフトレ
ジスタと、そのシフトレジスタの各段のシフト出力を受
けるランチ回路と、上記シフトレジスタにおける最大シ
フト量を検出する検出回路と、外部端子からの制御信号
に従って上記シフトレジスタのシフト動作を開始し、上
記検出回路によって形成された検出信号によって上記シ
フト動作を停止させるとともに、その検出信号を外部端
子から送出する制御回路とを含む複数の半導体集積回路
装置を具備し、上記ドツト構成の画像信号とクロック信
号とを複数の半導体集積回路装置に対して共通に供給し
、初段の半導体集積回路装置の制御信号をそのシフトレ
ジスタを動作状態とする固定レベルとし、その検出出力
を次段の半導体集積回路装置の制御信号として入力する
ことを特徴とする表示装置。 ５．上記複数の半導体集積回路装置におけるラッチ回路
に保持された画像信号は、ドツト構成のしＣＤディスプ
レイ装置の信号線の駆動信号を形成するものであること
を特徴とする特許請求の範囲第４項記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19902583A JPS6091391A (ja) | 1983-10-26 | 1983-10-26 | 半導体集積回路装置及びそれを用いた表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19902583A JPS6091391A (ja) | 1983-10-26 | 1983-10-26 | 半導体集積回路装置及びそれを用いた表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091391A true JPS6091391A (ja) | 1985-05-22 |
Family
ID=16400863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19902583A Pending JPS6091391A (ja) | 1983-10-26 | 1983-10-26 | 半導体集積回路装置及びそれを用いた表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091391A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173295A (ja) * | 1985-01-28 | 1986-08-04 | セイコーエプソン株式会社 | 液晶駆動回路 |
| JPH0625390U (ja) * | 1992-08-31 | 1994-04-05 | 新道繊維工業株式会社 | 装飾用テープ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56144490A (en) * | 1980-04-14 | 1981-11-10 | Hitachi Ltd | Data memory |
-
1983
- 1983-10-26 JP JP19902583A patent/JPS6091391A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56144490A (en) * | 1980-04-14 | 1981-11-10 | Hitachi Ltd | Data memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173295A (ja) * | 1985-01-28 | 1986-08-04 | セイコーエプソン株式会社 | 液晶駆動回路 |
| JPH0625390U (ja) * | 1992-08-31 | 1994-04-05 | 新道繊維工業株式会社 | 装飾用テープ |
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