JPS6092631A - 誘電体分離形半導体集積回路 - Google Patents
誘電体分離形半導体集積回路Info
- Publication number
- JPS6092631A JPS6092631A JP58201379A JP20137983A JPS6092631A JP S6092631 A JPS6092631 A JP S6092631A JP 58201379 A JP58201379 A JP 58201379A JP 20137983 A JP20137983 A JP 20137983A JP S6092631 A JPS6092631 A JP S6092631A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- polycrystalline semiconductor
- conduction type
- single crystal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誘電体分離形半導体集積回路の構造に関するも
ので、特に高集積密度かつ安定な高耐圧半導体集積回路
を実現せしめる構造を提供するｉとにある。
ので、特に高集積密度かつ安定な高耐圧半導体集積回路
を実現せしめる構造を提供するｉとにある。
半導体集積回路（以下、ＩＣという）の素子間分離の構
造の１つとしての誘電体分離は、最も広く普及している
ＰＮ接合分離に比較して、＋１１素子間分離が双方向型
であること、 （Ｉｌ＋絶縁耐圧が高いこと、（冊基板
へのＤＣ的寄生電流リークが発生しないこと％（ＩＶ５
アイランドの抵抗率選択の自由度が大きいこと、等、高
耐圧化の点で明確に優れておシ、従って、その大きな応
用分野の１つとして、高耐圧ＩＣ分野を指向している。
造の１つとしての誘電体分離は、最も広く普及している
ＰＮ接合分離に比較して、＋１１素子間分離が双方向型
であること、 （Ｉｌ＋絶縁耐圧が高いこと、（冊基板
へのＤＣ的寄生電流リークが発生しないこと％（ＩＶ５
アイランドの抵抗率選択の自由度が大きいこと、等、高
耐圧化の点で明確に優れておシ、従って、その大きな応
用分野の１つとして、高耐圧ＩＣ分野を指向している。
周知のように、高耐圧ＩＣ分野では、大振幅な電流もし
くは信号の処理を回路に要求されることが多い。例えば
家電製品に多数使用されている交流上−夕の制御用高耐
圧ＩＣが前者の例であシ、ベル信号を処理する電話交換
機加入者回路用集積回路形アクセススイッチは後者の例
である。その種の用途においては、誘電体分離構造が使
用され、素子間分離が双方向型であることよシ、基板は
従来、フロートの状態にされるか、もしくはアース電位
に固定されるかであった。本発明は発明者らが誘電体分
離形高耐圧ＩＣの実用化研究を行っているなかで見い出
した実験的知見に基づいて為されたものである。以下、
従来の構造で発生する問題の状況と、それを解決する本
発明の原理、実施例について、図面に基づき詳細を説明
する。
くは信号の処理を回路に要求されることが多い。例えば
家電製品に多数使用されている交流上−夕の制御用高耐
圧ＩＣが前者の例であシ、ベル信号を処理する電話交換
機加入者回路用集積回路形アクセススイッチは後者の例
である。その種の用途においては、誘電体分離構造が使
用され、素子間分離が双方向型であることよシ、基板は
従来、フロートの状態にされるか、もしくはアース電位
に固定されるかであった。本発明は発明者らが誘電体分
離形高耐圧ＩＣの実用化研究を行っているなかで見い出
した実験的知見に基づいて為されたものである。以下、
従来の構造で発生する問題の状況と、それを解決する本
発明の原理、実施例について、図面に基づき詳細を説明
する。
第１図は、同一ペレット上の各部の半導体スイッチ（Ｐ
ＮＰＮスイッチ）の高温電圧印加試験（以下ＢＴ試験と
呼ぶ）時の１３Ｔバイアス方向とＰＮＰＮスイッチの劣
化が発生した方向を対応させた実験結果を示した一覧宍
である。第１図で順方向とは、ＰＮＰＮスイッチおける
アノードからカソードへの方向であシ、逆方向とはその
逆のことである。またここで云う劣化の発生とは、電流
１０μＡで測定した耐圧が下落したとの意味で別の調査
（電流−電圧特性の測定）から、ここで劣化はブレーク
オーバー電圧の下落ではなく、リーク電流が増加したも
のであることが判明している。第１図の実験結果で注目
されるべきは劣化の発生がＢＴバイアスの方向によらず
、順方向側で発生していることである。
ＮＰＮスイッチ）の高温電圧印加試験（以下ＢＴ試験と
呼ぶ）時の１３Ｔバイアス方向とＰＮＰＮスイッチの劣
化が発生した方向を対応させた実験結果を示した一覧宍
である。第１図で順方向とは、ＰＮＰＮスイッチおける
アノードからカソードへの方向であシ、逆方向とはその
逆のことである。またここで云う劣化の発生とは、電流
１０μＡで測定した耐圧が下落したとの意味で別の調査
（電流−電圧特性の測定）から、ここで劣化はブレーク
オーバー電圧の下落ではなく、リーク電流が増加したも
のであることが判明している。第１図の実験結果で注目
されるべきは劣化の発生がＢＴバイアスの方向によらず
、順方向側で発生していることである。
ＢＴ試験における劣化についての今一つの実験的知見は
、第２図に示すようにＰＮＰＮスイッチの順方向側耐圧
の温度特性がＢＴ試験により大幅に劣化していることで
ある。耐圧の温度特性と、Ｎ＋埋込層との密接な関係は
、例えば「高耐圧加入者回路ＬＳＩの信頼性」（森正道
他電子通信学会技術研究報告Ｒ８３−１９）の第４４頁
〜第４５頁に記載されている通シであり、発明者らが行
った上記実験の温度特性の劣化の態様も極めて、上記文
献の記載の現象と類似してお５．Ｎ 埋込層と関連して
いるものと考えられる。
、第２図に示すようにＰＮＰＮスイッチの順方向側耐圧
の温度特性がＢＴ試験により大幅に劣化していることで
ある。耐圧の温度特性と、Ｎ＋埋込層との密接な関係は
、例えば「高耐圧加入者回路ＬＳＩの信頼性」（森正道
他電子通信学会技術研究報告Ｒ８３−１９）の第４４頁
〜第４５頁に記載されている通シであり、発明者らが行
った上記実験の温度特性の劣化の態様も極めて、上記文
献の記載の現象と類似してお５．Ｎ 埋込層と関連して
いるものと考えられる。
第３図は、ＢＴ試験時の順方向バイアスおよび逆方向バ
イアスされたスイッチの状態を示したものである。ＩＣ
の構造は、多結晶半導体ｌ中に５ｉｎｓ膜２で隔離され
た素子領域を多数有しておシ、各素子領域にはそれぞれ
ＰＮＰＮスイッチ５０゜６０としてのサイリスクが形成
されている。まず順方向バイアスのスイッチ５０におい
ては、ＢＴ試験時、７ノードＡに最高電位が、カソード
Ｋには、最低電位もしくは、アース電位が印加され。
イアスされたスイッチの状態を示したものである。ＩＣ
の構造は、多結晶半導体ｌ中に５ｉｎｓ膜２で隔離され
た素子領域を多数有しておシ、各素子領域にはそれぞれ
ＰＮＰＮスイッチ５０゜６０としてのサイリスクが形成
されている。まず順方向バイアスのスイッチ５０におい
ては、ＢＴ試験時、７ノードＡに最高電位が、カソード
Ｋには、最低電位もしくは、アース電位が印加され。
Ａ−に間電圧はＰゲー）−Ｎ−アイランド間の接合に図
中水したように空乏層３を発生し、そこにほとんど全て
が印加される。その状態ではＮ−アイランドの電位はｔ
ｌぼアノード電位（ペレット内は、分離５ｉｎｓ膜２中
の可動イオンはＢＴ試験で図中の矢印の方向（Ｎアイラ
ンド側から多結晶半導体基板０１１１へ。但し、■イオ
ンのとき。Ｏイオンは逆方向）ヘトリフト（バイアスに
よシ移動すること）する。
中水したように空乏層３を発生し、そこにほとんど全て
が印加される。その状態ではＮ−アイランドの電位はｔ
ｌぼアノード電位（ペレット内は、分離５ｉｎｓ膜２中
の可動イオンはＢＴ試験で図中の矢印の方向（Ｎアイラ
ンド側から多結晶半導体基板０１１１へ。但し、■イオ
ンのとき。Ｏイオンは逆方向）ヘトリフト（バイアスに
よシ移動すること）する。
また逆方向バイアスのスイッチ６０においても、Ｎ−ア
イランドの電位は、はぼカソード電位（ペレット内の最
高電位）と同じであシ、多結晶半導体基板がフロート（
浮遊状態）もしくは、アース電位に固定されている従来
の構造では、分離５ｉ０１膜２中の可動イオンは、ＢＴ
試験で、図中の矢印の方向（Ｎ−アイランド側から基板
側へ０■イオンのとき。）へドリフトする。
イランドの電位は、はぼカソード電位（ペレット内の最
高電位）と同じであシ、多結晶半導体基板がフロート（
浮遊状態）もしくは、アース電位に固定されている従来
の構造では、分離５ｉ０１膜２中の可動イオンは、ＢＴ
試験で、図中の矢印の方向（Ｎ−アイランド側から基板
側へ０■イオンのとき。）へドリフトする。
上の説明から明らかな如く、分離８ｉ０．膜２中の可動
イオンがドリフトする方向はＢＴ試験時ＰＮＰＮスイッ
チに印加するバイアスの方向の如何を問わず同一方向で
あシ、正電荷について云えばＮ−アイランド側から多結
晶半導体基板側ヘトリフトさせる方向である。そのドリ
フトによｆｉＮアイランド（Ｎ＋埋込層表面部）の結晶
表面に引き寄せられていた自由電子は、結晶内部へ追い
やられる。第４図は、その様態を示したものである。
イオンがドリフトする方向はＢＴ試験時ＰＮＰＮスイッ
チに印加するバイアスの方向の如何を問わず同一方向で
あシ、正電荷について云えばＮ−アイランド側から多結
晶半導体基板側ヘトリフトさせる方向である。そのドリ
フトによｆｉＮアイランド（Ｎ＋埋込層表面部）の結晶
表面に引き寄せられていた自由電子は、結晶内部へ追い
やられる。第４図は、その様態を示したものである。
すなわち、Ｎ＋埋込層の実効的濃度プロファイルが分離
Ｓｉｎ、膜中の可能イオンのドリフトで影響される様子
を示したものである。
Ｓｉｎ、膜中の可能イオンのドリフトで影響される様子
を示したものである。
ＢＴ試験で変動する、分離８ ｉ ０２−８ ｉ界面の
表面電荷量は発明者らの一１ｕｌｌ定によれば１０１０
〜ｔｏｌｌｑ−ｃＩｒＬ−２程度であシ、Ｎ＋埋込層表
面濃度１０１１０ｌ６” 程度に十分影響を与える爺で
ある。Ｎ 埋込層表面濃度がｌ Ｑ” ｃＩｒＬ−”
になっている理由は、Ｎ＋埋込層にはアンチモン（ｓｂ
）、ヒ素（Ａｓ ）等拡散定数の小さな不純物が使用さ
れているがそれでも、分離Ｓｉｎ、膜の形成、多結晶半
導体の形成阻止ＰＮ接合の形成に加えられる熱処理で熱
拡散が生じ、Ｎ＋埋込層がＮ−アイランド厚さを減少さ
せる量を抑えることと、Ｎ＋埋込層表面部分と高耐圧阻
止ＰＮ接合からの引き出し配線との交叉点で電界集中が
発生し、ブレークオーバー電圧を低下させる現象を緩和
するために、ドーピング（添加）する不純物量に制限が
６Ｄ、そのために、上述したように比較的低い表面濃度
に抑えられている。
表面電荷量は発明者らの一１ｕｌｌ定によれば１０１０
〜ｔｏｌｌｑ−ｃＩｒＬ−２程度であシ、Ｎ＋埋込層表
面濃度１０１１０ｌ６” 程度に十分影響を与える爺で
ある。Ｎ 埋込層表面濃度がｌ Ｑ” ｃＩｒＬ−”
になっている理由は、Ｎ＋埋込層にはアンチモン（ｓｂ
）、ヒ素（Ａｓ ）等拡散定数の小さな不純物が使用さ
れているがそれでも、分離Ｓｉｎ、膜の形成、多結晶半
導体の形成阻止ＰＮ接合の形成に加えられる熱処理で熱
拡散が生じ、Ｎ＋埋込層がＮ−アイランド厚さを減少さ
せる量を抑えることと、Ｎ＋埋込層表面部分と高耐圧阻
止ＰＮ接合からの引き出し配線との交叉点で電界集中が
発生し、ブレークオーバー電圧を低下させる現象を緩和
するために、ドーピング（添加）する不純物量に制限が
６Ｄ、そのために、上述したように比較的低い表面濃度
に抑えられている。
ＢＴ試験による劣化に対する技術的対策には二つの方法
がある。１つは、Ｎ 埋込層の表面濃度を表面電荷量の
変動が影響しないレベルまで高めることである。そのた
めには、Ｎバルク（単結晶）をよシ厚＜シ、上述したＮ
埋込層表面部と引き出し配線との交叉点で起こるロー
カルブレークダウンを技術的に克服することが必要であ
る。
がある。１つは、Ｎ 埋込層の表面濃度を表面電荷量の
変動が影響しないレベルまで高めることである。そのた
めには、Ｎバルク（単結晶）をよシ厚＜シ、上述したＮ
埋込層表面部と引き出し配線との交叉点で起こるロー
カルブレークダウンを技術的に克服することが必要であ
る。
今、一つの方法は、劣化の原因が分＠ ８ ｉ ０．膜
中の可動イオンのＮバルク（Ｎ−アイランド十Ｎ＋埋込
層）表面を空乏（デプレッ７目ン）化する方向へのドリ
フトに起因している点に対する技術的対策である。分離
Ｓｉｎ、膜中の可動イオン量をプロセス上、低減もしく
は不活性化することも勿論有効な技術的対策ではあるが
、多結晶半導体基板の動作時（ＢＴ試験時も含む）の電
位を最高電位付近に高め、ペレット内のいかなるＮバル
クともＮバルク表面がデプレック璽ン化する方向のバイ
アスを分離Ｓｉｎ、膜に印加せしめなくすることでも上
記のＢＴ劣化を克服することができる。
中の可動イオンのＮバルク（Ｎ−アイランド十Ｎ＋埋込
層）表面を空乏（デプレッ７目ン）化する方向へのドリ
フトに起因している点に対する技術的対策である。分離
Ｓｉｎ、膜中の可動イオン量をプロセス上、低減もしく
は不活性化することも勿論有効な技術的対策ではあるが
、多結晶半導体基板の動作時（ＢＴ試験時も含む）の電
位を最高電位付近に高め、ペレット内のいかなるＮバル
クともＮバルク表面がデプレック璽ン化する方向のバイ
アスを分離Ｓｉｎ、膜に印加せしめなくすることでも上
記のＢＴ劣化を克服することができる。
本発明は、まさに徒者の点に着目して、ＢＴ劣化のない
誘電体分離形半導体集積回路を得たものである。
誘電体分離形半導体集積回路を得たものである。
以下、実施例に基づき本発明の原理と構造について説明
する。
する。
第５図は１本発明の実施例を示す断面図である。
すなわち、多結晶半導体基板１１の主表面側に誘電体分
離膜ｉ２（実施例の場合は、２〜３μｍの８ｉ０．膜）
で、電気的に絶縁分離されて形成さ・れた複数筒の第１
導電形（実施例の場合は、Ｎ形）単結晶半導体１３（実
施例の場合は、抵抗率ｌＯ〜３０Ω−儂、厚さ３０〜６
０μｍである）を形成する。
離膜ｉ２（実施例の場合は、２〜３μｍの８ｉ０．膜）
で、電気的に絶縁分離されて形成さ・れた複数筒の第１
導電形（実施例の場合は、Ｎ形）単結晶半導体１３（実
施例の場合は、抵抗率ｌＯ〜３０Ω−儂、厚さ３０〜６
０μｍである）を形成する。
この単結晶半導体１３の底面部および側面部には第１導
電形高濃度埋込層１４が設けられている。
電形高濃度埋込層１４が設けられている。
実施例においては、この第１導電形高濃度埋込層１４の
形成には、アンチモン（ｓｂ）もしくはヒ素（Ａｓ）等
Ｎ形で拡散定数の小さな不純物が使用された。ドーピン
グ（添加）濃度は、７Ｘ１０”〜５Ｘ１０１６ｃＩｒＬ
−３ 程度である。主表面には、表面絶縁膜１５が被覆
され、この表面絶縁膜１５をマスクにした選択拡散法に
よシ第２導電形拡散層１６８゜１６ｂ、および第１導電
形拡散層１７が形成されている。実施例においては、拡
散層１６ａおよび１６ｂの形成には、ボロンを゛不純物
として、深さ２〜１０μｍに拡散して偏成した。、また
、拡散層１７の形成には、リンを不純物として、深さ０
．５〜３μｍに拡散して形成した。金属配線１８ａおよ
び１８ｂによシ所定の電気的接続を行ない完成している
。
形成には、アンチモン（ｓｂ）もしくはヒ素（Ａｓ）等
Ｎ形で拡散定数の小さな不純物が使用された。ドーピン
グ（添加）濃度は、７Ｘ１０”〜５Ｘ１０１６ｃＩｒＬ
−３ 程度である。主表面には、表面絶縁膜１５が被覆
され、この表面絶縁膜１５をマスクにした選択拡散法に
よシ第２導電形拡散層１６８゜１６ｂ、および第１導電
形拡散層１７が形成されている。実施例においては、拡
散層１６ａおよび１６ｂの形成には、ボロンを゛不純物
として、深さ２〜１０μｍに拡散して偏成した。、また
、拡散層１７の形成には、リンを不純物として、深さ０
．５〜３μｍに拡散して形成した。金属配線１８ａおよ
び１８ｂによシ所定の電気的接続を行ない完成している
。
本実施例の場合、金属配線１８ａ、および１８ｂには厚
さ１〜３μｍのアルミニウム薄膜を加工したものを使用
している。また、金属配線１８ａ、１８ｂ゛１ 。ＴＭ
Ｋカ、工ｅｍい、５１１Ｃｕ−ｆ！ｌ。１．。、７〜２
５μｍの５ｉ０２膜を使用している。金属配線１８ａお
よび１８ｂは、それぞれ第５図に示したよりにダイオー
ドのアノードおよびカソードにオーミック接続されてい
る。また金属配線１８ａは回路動作時ペレットの中（回
路の中と云ってもよい）で最高電位なる機会のある配線
に接続されている。
さ１〜３μｍのアルミニウム薄膜を加工したものを使用
している。また、金属配線１８ａ、１８ｂ゛１ 。ＴＭ
Ｋカ、工ｅｍい、５１１Ｃｕ−ｆ！ｌ。１．。、７〜２
５μｍの５ｉ０２膜を使用している。金属配線１８ａお
よび１８ｂは、それぞれ第５図に示したよりにダイオー
ドのアノードおよびカソードにオーミック接続されてい
る。また金属配線１８ａは回路動作時ペレットの中（回
路の中と云ってもよい）で最高電位なる機会のある配線
に接続されている。
さらに金属配線１８ｂは、多結晶半導体基板１１へ拡散
層１６ｂを介してオーミック接続されている０ 第５図に示したダイオードについてさらに説明するなら
ば、このダイオ−、ドは、他の高耐圧回路素子と同じく
、高耐圧設計でなければならない。
層１６ｂを介してオーミック接続されている０ 第５図に示したダイオードについてさらに説明するなら
ば、このダイオ−、ドは、他の高耐圧回路素子と同じく
、高耐圧設計でなければならない。
但し、流す電流は極めて小さいので最小サイズのもので
よい。
よい。
次に本発明の効果について説明すると、大伽幅信号を導
通せしめる配線（すなわち最高電位になる機会の配線）
の１部を高耐圧阻止能力を有するダイオードを介して、
多結晶半導体基板１１へ接続せしめているために、多結
晶半導体基板１１が回路動作中（ＢＴ試験時を含む）、
はぼ最高電位にされておシ、ベレット内のいかなる第１
導電形単結晶半導体１３０表面にもデプレツン百ン（空
乏）化を発生しない。そのために１回路動作を安定にす
ることができ、第１導電形高濃度埋込層の不純物濃度も
無理して高める必要もなくなシ高密度集積化がその分や
シ易くなシ、本発明の効果は明らかである。
通せしめる配線（すなわち最高電位になる機会の配線）
の１部を高耐圧阻止能力を有するダイオードを介して、
多結晶半導体基板１１へ接続せしめているために、多結
晶半導体基板１１が回路動作中（ＢＴ試験時を含む）、
はぼ最高電位にされておシ、ベレット内のいかなる第１
導電形単結晶半導体１３０表面にもデプレツン百ン（空
乏）化を発生しない。そのために１回路動作を安定にす
ることができ、第１導電形高濃度埋込層の不純物濃度も
無理して高める必要もなくなシ高密度集積化がその分や
シ易くなシ、本発明の効果は明らかである。
最後に本発明の主旨からして、第１導電形単結晶半導体
１３を実施例のようにＮ形に限る必要はなく、Ｐ形でも
実施可能である。その場合は、第５図のダイオードの電
流方向が逆になシ、金属配線ｉｓａは、回路動作中最低
電位になる機会のある配線と接続され、回路動作中、多
結晶半導体基板は最低電位に保持されることになる。
１３を実施例のようにＮ形に限る必要はなく、Ｐ形でも
実施可能である。その場合は、第５図のダイオードの電
流方向が逆になシ、金属配線ｉｓａは、回路動作中最低
電位になる機会のある配線と接続され、回路動作中、多
結晶半導体基板は最低電位に保持されることになる。
第１図は、同一ペレット上の各部のスイッチのＢＴバイ
アス方向と劣化発生の方向を対応させた実験結果を示す
一覧表である。第２図は、ＢＴ試験前後の耐圧の温度依
存性を示す実験データである。第３図は、ＢＴ試験時の
順方向および逆方向バイアス時の従来の半導体集積回路
の状態を示した断面図である。第４図は、Ｎ＋埋埋込層
用Ｎプロファイル分離８ｉ０．膜中の可動イオンのドリ
フトで影響される様子を示す説明図である。第５図は本
発明の一実施例を示す断面図である。 １１・・・・・・多結晶半導体基板、１２・・・・・・
誘電体分離薄膜、１３・・・・・・第１導電形単結晶半
導体、１４・・・・・・第１導電形高濃度埋込層、１５
・・・・・・表面絶縁膜、１６ａ、１６ｂ・・・・・・
第２導電形拡散層、１７・・・・・・第１導電形拡散層
、１８ａ、ｉ８ｂ・・・・・・金属配線。 率１ 図 θ 、ｆＱ １（ｋ） ／６７） ２００羞准〔・Ｃ〕
アス方向と劣化発生の方向を対応させた実験結果を示す
一覧表である。第２図は、ＢＴ試験前後の耐圧の温度依
存性を示す実験データである。第３図は、ＢＴ試験時の
順方向および逆方向バイアス時の従来の半導体集積回路
の状態を示した断面図である。第４図は、Ｎ＋埋埋込層
用Ｎプロファイル分離８ｉ０．膜中の可動イオンのドリ
フトで影響される様子を示す説明図である。第５図は本
発明の一実施例を示す断面図である。 １１・・・・・・多結晶半導体基板、１２・・・・・・
誘電体分離薄膜、１３・・・・・・第１導電形単結晶半
導体、１４・・・・・・第１導電形高濃度埋込層、１５
・・・・・・表面絶縁膜、１６ａ、１６ｂ・・・・・・
第２導電形拡散層、１７・・・・・・第１導電形拡散層
、１８ａ、ｉ８ｂ・・・・・・金属配線。 率１ 図 θ 、ｆＱ １（ｋ） ／６７） ２００羞准〔・Ｃ〕
Claims (1)
- 多結晶半導体基板の主表面側に誘電体薄膜で電気的に絶
縁分離されて形成された複数筒の第１導電形単結晶半導
体領域を有し、各半導体領域に形成された各回路構成素
子を金属配線で接続した誘電体分離形半導体集積回路に
おいて、大振幅信号を導通せしめる配線をダイオードを
介して前記多結晶半導体基板へ接続したことを特徴とす
る誘電体分離形半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201379A JPS6092631A (ja) | 1983-10-27 | 1983-10-27 | 誘電体分離形半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201379A JPS6092631A (ja) | 1983-10-27 | 1983-10-27 | 誘電体分離形半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6092631A true JPS6092631A (ja) | 1985-05-24 |
Family
ID=16440096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58201379A Pending JPS6092631A (ja) | 1983-10-27 | 1983-10-27 | 誘電体分離形半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092631A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632350A (ja) * | 1986-06-20 | 1988-01-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0596414A3 (en) * | 1992-11-06 | 1997-10-15 | Hitachi Ltd | Semiconductor integrated circuit device comprising a dielectric isolation structure. |
-
1983
- 1983-10-27 JP JP58201379A patent/JPS6092631A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632350A (ja) * | 1986-06-20 | 1988-01-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0596414A3 (en) * | 1992-11-06 | 1997-10-15 | Hitachi Ltd | Semiconductor integrated circuit device comprising a dielectric isolation structure. |
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