JPS609414B2 - 自動揃速装置 - Google Patents

Description

【発明の詳細な説明】 本発明は自動揃速装置に関し、特に複数の交流発電機を
系統に並列に接続する際に、交流発電機の周波数を系統
の周波数に合せる場合に適用して好適ならしめたもので
ある。

従来この種の装置としては第１図に示すものがあった。

第１図において１は交流発電機、２は系統に並列接続す
るためのしや断器、３，４，５は系統側、発電機側ＡＢ
相間「発電機側ＢＣ間計器用変圧器（以下ＰＴという）
、６，７，８はＰＴ３，４，５の出力を受けて同一電圧
を発生する二次巻線を複数個をもった補助変圧器、９，
１０，１１は全波整流用ダイオードブリッジ、１２，１
３，１４は平滑用コンデンサ、１５，１６，１７は抵抗
、１８は各系に共通の正のバイアス電圧を発生するバイ
アス設定器、１９，２０，２１は逆流阻止用ダィオ−ド
、２２，２３，２４は入力抵抗、２５〜３４は第２図に
示す如き詳細構成をもつＮＯＲ回路、３５？ ３６は入
力抵抗、３７，３８はバイアス抵抗、４０，４１はパワ
ートランジスタ、４２はこれが動作したとき交流発電機
１の原動機すなわちガバナモー夕を下げるように制御す
る下げ用リレー、４３はこれが動作したとき交流発電機
１の原動機すなわちガバナモータを上げるように制御す
る上げ用リレー、４４，４５はノイズ吸収用コンデンサ
、４６，４７はサージキラー用ダイオード、４８はガバ
ナモータを円滑に制御するためのパルス幅、パルス間隔
制御回路である。ＮＯＲ回路２５〜３４は第２図Ａに示
す如く、入力抵抗１０１，１０２，１０３と、バイアス
抵抗１０４と、トランジスタ１０５と、コレク夕抵抗１
０６とを有する。

なお第２図Ａの構成を第２図Ｂの記号により示し、また
第２図Ａの構成において入力抵抗１０１〜１０３がなく
直接入力を受ける構成のＮＯＲ回路を第２図Ｃの記号で
示す。第２図の構成において、入力抵抗１０１の入力端
に予定の値以上の正の電圧を与えると、トランジスタ１
０５にベース電流が流れてスイッチングすることにより
コレクタ電位はＯＶになる。これに対して入力端子のい
ずれにも正の入力がない場合には、トランジスター０５
に不導通となってコレクタの電位は与えられた正の電圧
となる。すなわち入力端に論理「１」入力が入ったとき
論理「０」出力を送出し、また「０」入力が入ったとき
「１」出力を送出することになる。第１図の構成の従来
の自動揃速装置は、先ずＰＴ６及び７によって系統のＡ
Ｂ相間電圧と、発電機のＡＢ相間電圧との差をとってう
なり電圧を発生させ、全波整流器９で整流し、交流分を
コンデンサー２で吸収してうなり周波数の脈動直流電圧
Ｖ，（第３図Ａ）を得る。

これにバイアス設定器１８によって正のバイアスを加え
て（第３図Ａの点線で示す）谷の部分ｋだけが正となる
ような電圧波形を得てＮＯＲ２５に与える。従ってＮＯ
Ｒ２５は点線より正のとき出力が「０」になる。ここで
ＮＯＲ２５はＮＯＲ２６と共にフリップフロップ回路を
構成しており一度出力が「０」になるとＮＯＲ２６の入
力、出力が「０」，「１」となってこの出力がＮＯＲ２
５の入力に入っているため、ダイオード１９から入る信
号が「０」になって一度ＮＯＲ２５の出力が「０」にな
るとこの「０」出力を保持している。しかるに系統側の
ＡＢ相間電圧と発電機側のＢＣ相間電圧との差をとれば
、系統の周波数より発電機の周波数が高い場合第３図Ｂ
に示すように、第３図Ａの場合より１２０ｏ遅れの脈動
電圧Ｖ２が得られる。

同じように系統側のＡＢ相間電圧と発電機側のＣＡ相間
電圧との差をとれば、系統の周波数より発電機の周波数
が高いとき第３図Ｃに示すように第３図Ｂの場合よりさ
らに１２０ｏ遅れの脈動電圧Ｖ３が得られる。

故に脈動電圧の谷のくる順番は発電機側の周波数が系統
側より高いときはＶＩ→Ｖ２→Ｖ３の順であり、逆に発
電機側の周波数が低いときはＶ，→Ｖ８→Ｖ２の順とな
る。

従って電圧Ｖ，の谷ｋがきたことを先ずＮＯＲ２５，Ｎ
ＯＲ２６で検出してメモリさせ、次に電圧Ｖ２の谷ｋが
くるか又は電圧Ｖ３の谷ｋがくるかを検出すれば良い。
今例えば第３図Ａ〜Ｃに示す如く、電圧Ｖ，の谷ｋの次
に、電圧ｙ２の谷ｋが来れば、ＮＯＲ２７の入力に「１
」入力が与えられ、これによりＮＯＲ２７の出力が「０
」となり、ＮＯＲ２８の入力としては、制御回路４８よ
りのりセットパルスが「０」、ＮＯＲ２５の出力も「０
」、ＮＯＲ２７の出力も「０」、もちろんまだ電圧Ｖ３
の谷ｋも来ていないためＮＯＲ２９の出力も「０」とな
り、結局全ての入力が「０」であるため、ＮＯＲ２８の
出力は「１」となる。

ＮＯＲ２８の出力が「１」のとき、これを次に電圧Ｖ３
の谷ｋが釆ても動作しないようにＮＯＲ２川こロック信
号として入力すると共に、順次ＮＯＲ３１の入力を「１
」従ってＮＯＲ３１の出力を「０」とし、ＮＯＲ３３の
出力を「１」としてトランジスタ４０をスイッチングし
、これにより下げ用リレー４２を動作させる。このよう
に下げ用リレー４２が動作すると、このリレー４２によ
ってガバナモータが下げ方向に回転し、発電機１の周波
数を下げる。

この状態は一定時間経過後に制御回路４８より出力され
る論理「１」のパルス幅限定信号がＮＯＲ３３，ＮＯＲ
３４の入力に入るまで継続される。その後第３図Ｃに示
す如く電圧Ｖ３の谷ｋが到来してＮＯＲ３０１こ入力さ
れるが、前述のようにＮＯＲ２９にＮＯＲ２８からロッ
ク信号が入っているため、ＮＯＲ２９の出力が「１」に
なることはなく、上げ用リレー４３は動作しない。

ここでＮＯＲ２８，ＮＯＲ２９の出力が制御回路４８に
入力され、これにより下げ用リレー４２又は上げ用リレ
ー４３が動作する際の最初の信号により制御回路４８を
駆動する。

従って制御回路４８はＮＯＲ３３，３４にロック信号を
与えてからパルス間隔を設定制御する回路を動作させ、
パルス間隔の時間が終了すると、制御回路４８からＮＯ
Ｒ２６，ＮＯＲ２８，ＮＯＲ２９のフリツブフ。ップの
全てにリセット信号を送る。かくしてリセットが完了す
ると再び最初の状態にもどり、全体として次の電圧Ｖ，
の谷ｋがくるのを待つ状態になる。次に発電機１の周波
数が系統の周波数より低い場合、第３図の谷ｋのくる順
番はＶ，→Ｖ３→Ｖ２の順となるため、ＮＯＲ２５の出
力が「０」になった次には、ＮＯＲ３０に先に「１」が
入り、上げ用リレー４３を動作させると同時に、ＮＯＲ
２８の出力が「１」になるのをロックする。

従って上げ用リレー４３を動作させると同時に、ＮＯＲ
２８の出力が「１」になるのをロックする。従って上げ
用リレー４３により発電機１のガバナモータを上げ方向
に回転して発電機１の周波数を上げ系統の周波数に一致
させるように動作する。この場合にも、パルス幅、パル
ス間隔の制御のため制御回路４８は下げ用リレー４２に
ついて上述したと同様の動作をする。第１図の従釆の自
動揃速装置はコンデンサ１２，１３，１４が抵抗１５，
１６，１７を介してそれぞれ放電されるようになってい
るため、周波数差が大きくなると、第４図の石部に示す
ように完全に放電できないようになって谷が浮き上がり
、第１図のバイアス設定器１８の正の値を夕，より非常
に大きい値〆２ に設定しておかないと、ＮＯＲ２５，
２７，３０が検出動作しないという欠点があった。

また仮りにバイアスを大きくしても大きくしすぎると、
第５図に示すようにうなり電圧の順番がＶ，→Ｖ２→Ｖ
３の順序であるのにもかかわらず、第５図にて電圧Ｖ，
の谷ｅが来てから、電圧Ｖ２の谷ｆがくるまでの間にす
でに電圧Ｖ３の谷ｈが到来しており、従って下げリレー
４２，上げリレー４３が逆に検出動作してしまうため、
バイアスはある程度以上には深くできないという制約が
あった。

また従釆のものは外来サージに対して内部の半導体を保
護するため、補助変圧器６，７，８をおいて耐圧を持た
せていたが、これらの補助変圧器は重いため４・容量の
ものを使ってもプリント基板上に載瞳できるものが製造
できないため、装置全体としてある程度以上小型化が出
来ない欠点があつた。

本発明は上記のような従来のものの欠点を除去するため
になされたもので、位相差を一旦パルス幅に変換したの
ち、このパルス幅の長さを測定して位相差が一定値以上
でパルスを発生させるようにすることにより、周波数差
が小さいときから周波数差が大きくなるまで誤動作する
ことのない自動碗速装置を提供することを目的としてい
る。

また回路のＩＣ化を図ると共に、入力フオトカプラを採
用することにより装置の小形化を図り、さらにサージに
強い自動揃速装置を提供できるようにしたものである。
以下図面について本発明の一例を第１図との対応部分に
同一符号を附して示す第６図及び第７図について詳述し
よう。

本発明に依る自動揃遠装置は、系統側ＰＴ３の２次側に
、系統側交流電圧を受けてこれを矩形波に変換する第１
の変換回路ＫＩと、この変換回路ＫＩの出力により予定
電圧値と雫電圧値との２つの電圧レベルをもつ信号を送
出する第１の光学的信号伝送装置ＬＩとを有する。

すなわち変換回路ＫＩは系統側ＰＴ３の２次側に限流抵
抗５０及び５１を介して接続されたゼナーダイオード６
２を有し、このゼナーダィオード６２に最大限流抵抗６
６を介してフオトカプラ７０の発光ダイオード７５が接
続されている。かくしてフオトカプラ７０のフオトトラ
ンジスタ７９からその出力抵抗８７に接続された出力線
を介して出力信号が送出される。これに対して発電機側
のＡ−Ｂ相間及びＢ−Ｃ相間に回路ＫＩと同様の構成を
もつ第２，第３，第４の変換回路Ｋ２，Ｋ３，Ｋ４と、
上述の第１の光学的信号伝送装置ＬＩと同様の構成をも
つ第２，第３，第４の光学的信号伝送装置Ｌ２，Ｌ３，
Ｌ４とを有する。

しかるに第２，第３，第４の変換回路Ｋ２，Ｋ３，Ｋ４
はそれぞれ、発電機側のＡ−Ｂ相間電圧、Ｂ−Ｃ相間電
圧、Ｃ−Ａ相間電圧を受けるように、ＰＴ４及び５に接
続されている。

第１及び第２のフオトカプラ７０及び７１、フオトトラ
ンジスタ７９及び８０の出力は第１の論理回路ＭＩに与
えられ、これにより２つの交流電圧の位相差に比例した
パルス幅をもつパルス列信号×を送出する。

同様に第１及び第３のフオトカプラ７０及び７２のフオ
トトランジスタ７９及び８１の出力が第２の論理回路Ｍ
２に与えられ、第１及び第４のフオトカプラ７０及び７
３のフオトトランジスタ７９及び８２の出力が第３の論
理回路Ｍ３に与えられる。これらの論理回路Ｍ１，Ｍ２
，Ｍ３はそれぞれ５つのＮＡＮＤ回路１ １０〜１ １
４，１ １ ５〜１ １９，１２０〜１２４によって構
成されている。

論理回路Ｍ１，Ｍ２，Ｍ３の出力は第７図の単安定マル
チパイプレータ１３６，１３７，１３８とＮＡＮＤ回路
１３９，１４０，１４１とでなる第１，第２，第３のパ
ルス幅検出回路Ｎ１，Ｎ２，Ｎ３に与えられ到来したパ
ルスのパルス幅が一定時間以上のときこれを検出して出
力パルス信号Ｘ１，Ｙ１，ＺＩを送出する。なお１３１
〜１３２は抵抗、１３３〜１３５はコンデンサである。
第１，第２，第３のパルス幅検出回路Ｎ１，Ｎ２，Ｎ３
の出力はＮＡＮＤ回路１４２〜１ ４７でなる第１，第
２，第３の記憶回路Ｐ１，Ｐ２，Ｐ３に記憶される。し
かるに第１及び第２の記憶回路ＰＩ及びＰ２が共に記憶
動作したとき、下げ用リレー４２が動作し、また第１及
び第３の記憶回路ＰＩ及びＰ３が共に記憶動作したとき
、上げ用リレー４３が動作するようになされている。

下げ用リレー４２及び上げ用リレー４３の入力側にはＮ
ＡＮＤ回路１４８〜１５１でなる相互ロック回路Ｑから
設けられ、下げ用リレー４２（又は上げ用リレー４３）
が先に動作した場合に、上げ用リレー４３（又は下げ用
リレー４２）に対する動作条件出力が到来してもこれを
ロックするようになされている。このようにパルス幅、
パルス間隔の制御は第１図の場合と同様に制御回路４８
にて行う。

第６図及び第７図の構成において、系統側ＰＴ３の出力
電圧ＢＵＳは第９図Ａに示す如き波形となり「 また発
電機側Ａ−Ｂ相間ＰＴ４の出力電圧ＧＥＮは第９図Ｂに
示す如き波形となる。

ＰＴ３の「ｘ」印側端が正のとき、電圧が０から徐々に
増加すると、先ず第１のフオトカプラ７０の発光ダイオ
ード７５に電流が流れ、フオトトランジスタ７９がスイ
ッチングしてコレクタ電位がＯＶ‘こなり、後段のＮＡ
ＮＤ回路へ「０」出力が与えられる。

正の電圧がさらに大きくなると、ゼナーダィオード６２
が導通を始め、発光ダィオ−ド７５に過大な電流が流れ
ないようにする。ここでコンデンサ５８はゼナーダイオ
ード６２にかかるサージ電圧を吸収する。次にＰＴ８の
「ｘ」印側端が負のときは、電流はゼナーダィオード６
２を流れ、発光ダイオード７５は発光しないためフオト
トランジスタ７９はカットオフとなる。

このとき電源の正電圧が後段のＮＡＮＤ回路へ「１」信
号として送出される。このようにＰＴ３の電圧が直ちに
発光ダイオード７５にかかるため、このスイッチングの
不惑帯の位相は小さくなる（約０．５ｏ以下ぐらいとな
る）。第９図Ａ，Ｂの電圧ＢＵＳ，ＧＥＮが与えられる
と、論理回路ＭＩの出力Ｘの波形は第９図Ｃのようにな
り、位相差に比例したパルス幅を発生させる。ここで第
９図Ｃの一点鎖線の三角形は位相差の状態を示し、三角
形の頂点は位相差１８００を示す。すなわち第１の論理
回路ＭＩは第９図Ｃに示すように、２つの交流波形ＢＵ
Ｓ及びＧＥＮが共に正と正、負と負のように同適性のと
きはＮＡＮＤ１４は「０」出力を送出し、２つの交流波
形が正と負、負と正のように異極性のときは「１」出力
を送出する。次に発電機側のＢ−Ｃ相についても同じ論
理回路Ｍ２があり、交流の位相がＡ−Ｂ相にくらべて１
２００遅れているために系統のＡ一Ｂ相、発電機のＢ−
Ｃ相でつくった位相差に比例するパルス列Ｙは第９図Ｅ
に示すように、パルス列×に〈らべて１２０ｏ遅れたも
のとなり、ＮＡＮＤＩ９から送出される。

同様に系統のＡ−Ｂ相と発電機のＣ一Ａ相の位相差が第
９図Ｇに示すパルス列Ｚとしてパルス幅に変換され、Ｎ
ＡＮＤ１２４から送出される。

第６図のＮＡＮＤＩ １４，１ １９，１２４の出力×
，Ｙ，Ｚは第７図の単安定マルチパイプレータ１３６，
１３７，１３８に与えられる。このバィブレ−夕は、一
定幅のパルスをつくるものである。すなわち第８図の左
側に示す如く位相差が小さい場合、又は右側に示す如く
位相差が大きい場合次のような動作をする。第７図に示
す如く単安定マルチパイプレータ１３６，１３７，１３
８に抵抗直がＲの抵抗１３０，１３１，１３２と容量Ｃ
のコンデンサ１３３，１３４，１３５を接続すると、第
８図Ｂに示すように一定パルス幅Ｔ，のパルスＦが発生
する。

ここで、パルス幅Ｔ，はＴ，＝０．７×Ｒ×Ｃ で決まり、抵抗値Ｒ及び容量値Ｃを選定して所定の幅に
設定する。

しかるに第８図の左側のようにパルス幅が小さい（位相
差が小さい）と、第１のパルス幅検出回路ＮＩのＮＡＮ
Ｄ１３９の出力ＸＩは「１」となるが、パルス幅力汀，
より大きくなるとその越した幅だけ「ｏｊのパルスが発
生する。

第９図Ｄ，Ｆ，日のパルス列Ｘ１，Ｙ１，ＺＩはこの「
０」パルスの発生状態を示したもので、位相差が１８０
ｏに近いところでは「０」パルスが発生する。パルス幅
Ｔ，を長くするとこの「０」パルスの発生する幅がせま
くなり、Ｔ，を短かくするとこの幅はさらに大きくなる
。なおこの「０」パルスの発生区間は、位相差１８０ｏ
を中心にしてプラス、マイナス６００以下にしないと誤
動作が発生するので、６００以下になるようにＴ，が設
定される。

第１の記憶回路ＰＩのＮＡＮＤ１４２、ＮＡＮＤ１４３
は第１図の場合と同様に直結Ｒ−Ｓフリップフロップを
構成しており、先ず第９図Ｄのパルス×１の「０」パル
スでＮＡＮＤ１４２の出力が「１」となる。

次に第９図ＦのパルスＹＩの「０」パルスでＮＡＮＤ１
４ ４の出力が「１」、ＮＡＮＤ１４５の出力が「０
」となり、またＮＡＮＤ１ ４８の出力が「１」、ＮＡ
ＮＤ１ ５０の出力が「０」となり、これにより上げ用
リレー４２が動作する。一定時限経過後、制御回路４８
からリセット信号が出てＮＡＮＤ１５０，１５１の出力
を「１」にすると共に、パルス間隔を制御する回路を動
作させる。

パルス間隔の時間が終了するとＮＡＮＤ１４３，１４５
，１４６にリセット用の「０」パルスが与えられてフリ
ツプフロップをリセットする。リセットされると全体と
して原状態にもどり、次にパルス×が到来したとき、そ
の後パルスＹがくるか、又はパルスＺがくるかを再検出
をする。なお発電機１の周波数が低い場合は、第９図Ｄ
，Ｆ，日のパルス列Ｘ１，Ｙ１，ＺＩの到来順序はパル
ス×１→ＺＩ→ＹＩとなり、パルスＸＩの次にＺＩがく
るため上げ用リレー４３が動作する。なおパルスＺＩの
次にパルスＹＩが来ても、ＮＡＮＤ１４５と１４６は相
互にその出力がロック信号として入っているため、先に
到来した方を優先し、後から到来したパルスはロックさ
れる。なお上述の実施例では位相差とパルス幅が比例す
るパルス列をつくるように説明をしたが、ＮＡＮＤＩ１
４，１ １ ９，１２４の後にそれぞれＮＡＮＤを接続
するが、ＰＴの極性を反転することにより、位相差が零
近辺で「０」パルスを発生させるようにしても（第９図
Ｃ，Ｆ，印こおいてパルス列Ｘ１，Ｙ１，ＺＩを反転さ
せたと同様の結果になる）「上記の実施例と同様の効果
を得ることができる。また第６図のＮＡＮＤＩ １５，
１２川ま理解し易いように入れているが「これらの出力
のかわりにＮＡＮＤＩ Ｉ Ｏの出力を用いればＮＡＮ
ＤＩ １ ５，１２０を省略できることは明らかである
。

以上のように、本発明によれば、従来のうなり脈動電圧
の代りに位相差−パルス幅変換回路を用いてこのパルス
幅が一定値以上で検出パルスを出すようにしたので、周
波数差が非常に大きくても確実に動作し、またフオトカ
プラを使用したので装置を小形化してプリント基板上に
まとめることができるため安価に製作できる。

【図面の簡単な説明】

第１図は従釆の自動揃速装置を示す接続図、第２図はそ
のＮＯＲ回路の詳細構成を示す接続図、第３図は第１図
の自動揃遠装置の動作を説明するための信号波形図、第
４図及び第５図は第１図の動作の説明に供する信号波形
図、第６図及び第７図は本発明に依る自動揃速装置の一
例を示す接続図、第８図及び第９図は第６図及び第７図
の動作の説明に供する信号波形図である。 １：発電機、２：しや断器、３，４，５：計器用変圧器
、ＰＴ，４８：パルス幅「パルス間隔制御回路、ＫＩ〜
Ｋ４：第１〜第４の矩形波変換回路、ＬＩ〜Ｌ４：第１
〜第４の光学的信号伝達装置〜ＭＩ〜Ｍ３：第１〜第３
のロジック回路、ＮＩ〜Ｎ３：第１〜第３のパルス幅検
出回路、ＰＩ〜Ｐ３：第１〜第３の記憶回路。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図

Claims (1)

1. 【特許請求の範囲】 １ （ａ） 系統側電圧を受けてこれを矩形波に変換す
   る第１の変換回路、及び当該交流電圧の正、負により一
   定電圧又は零電圧の２つのレベルをもつ信号に変換する
   第１の光学的信号伝達装置と、（ｂ） 発電機側のＡ−
   Ｂ間電圧を受けてこれを矩形波に変換する第２の変換回
   路、及び当該交流電圧の正、負により一定電圧又は零電
   圧の２つのレベルをもつ信号に変換する第２の光学的信
   号伝達装置と、（ｃ） 発電機側のＢ−Ｃ間電圧を受け
   てこれを矩形波に変換する第３の変換回路及び当該交流
   電圧の正、負により一定電圧又は零電圧の２つのレベル
   をもつ信号に変換する第３の光学的伝達装置と、（ｄ）
   発電機側のＣ−Ａ間電圧を受けてこれを矩形波に変換
   する第４の変換回路及び当該交流電圧の正、負により一
   定電圧又は零電圧の２つのレベルをもつ信号に変換する
   第４の光学的信号伝達装置と、（ｅ） 上記第１及び第
   ２の光学的信号伝達装置の出力を受けて対応する２つの
   交流電圧の位相差に対応したパルス幅をもつパルス列を
   得る第１のロジツク回路と、（ｆ） 上記第１及び第３
   の光学的信号伝達装置の出力を受けて対応するこの交流
   電圧の位相差に対応したパルス幅をもつパルス列を得る
   第２のロジツク回路と、（ｇ） 上記第１及び第４の光
   学的信号伝達装置の出力を受けて対応する２つの交流電
   圧の位相差に対応したパルス幅をもつパルス列を得る第
   ３のロジツク回路と、（ｈ） 上記第１のロジツク回路
   のパルス列のパルス幅が一定時間以上のときこれを検出
   して出力パルスを送出する第１のパルス幅検出回路と、
   （ｉ） 上記第２のロジツク回路のパルス列のパルス幅
   が一定時間以上のときこれを検出して出力パルスを送出
   する第２のパルス幅検出回路と、（ｊ） 上記第３のロ
   ジツク回路のパルス列のパルス幅が一定時間以上のとき
   これを検出して出力パルスを送出する第３のパルス幅検
   出回路と、（ｋ） 上記第１のパルス幅検出回路の出力
   パルスが送出されたことを検出して記憶する第１の記憶
   回路と、（ｌ） 上記第２のパルス幅検出回路の出力パ
   ルスが送出されたことを検出して記憶する第２の記憶回
   路と、（ｍ） 上記第３のパルス幅検出回路の出力パル
   スが送出されたことを検出して記憶する第３の記憶回路
   と、（ｎ） 上記第１及び第２の記憶回路が共に動作し
   たとき、交流発電機の原動機に下げパルスを発生する第
   １のリレー動作回路と、（ｏ） 上記第１及び第３の記
   憶回路が共に動作したとき、交流発電機の原動機に上げ
   パルスを発生する第２のリレー動作回路と、（ｐ） 上
   記第１のリレー動作回路が先に動作したとき、上記第２
   のリレー動作回路の動作条件ができていても動作しない
   ようにロツクし、また上記第２のリレー動作回路が先に
   動作したとき、上記第１のリレー動作回路の動作条件が
   できていてもこれをロツクする相互ロツク回路及びパル
   ス幅、パルス間隔制御回路とを具えたことを特徴とする
   自動揃速装置。 ２ 上記第１，第２及び第３のロジツク回路は、対応す
   る２つの交流電圧の位相に比例したパルス幅をもつパル
   ス列を発生するようにしてなる特許請求の範囲第１項に
   記載の自動揃速装置。 ３ 上記第１，第２及び第３のロジツク回路は、対応す
   る２つの交流電圧の位相に反比例したパルス幅をもつパ
   ルス列を発生するようにしてなる特許請求の範囲第１項
   に記載の自動揃速装置。