JPS6094536A - 両極出力デジタル・アナログ変換器 - Google Patents
両極出力デジタル・アナログ変換器Info
- Publication number
- JPS6094536A JPS6094536A JP20214183A JP20214183A JPS6094536A JP S6094536 A JPS6094536 A JP S6094536A JP 20214183 A JP20214183 A JP 20214183A JP 20214183 A JP20214183 A JP 20214183A JP S6094536 A JPS6094536 A JP S6094536A
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- JP
- Japan
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- amplifier
- offset voltage
- capacitor
- switch
- terminal
- Prior art date
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- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 229920005994 diacetyl cellulose Polymers 0.000 description 16
- 238000010586 diagram Methods 0.000 description 10
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は両極出力デジタル・アナログ変換器に係り、特
に単位容量として同一形状の容量を組合せて重みずけし
た容量アレーを用い、単極基準電圧を使用して入力され
るデジタル信号の極性および振幅に応じたアナログ出力
信号をＰＡＭ波で出力するデジタル・アナログ変換器（
ＤＡＣ）に関する。
に単位容量として同一形状の容量を組合せて重みずけし
た容量アレーを用い、単極基準電圧を使用して入力され
るデジタル信号の極性および振幅に応じたアナログ出力
信号をＰＡＭ波で出力するデジタル・アナログ変換器（
ＤＡＣ）に関する。
従来、ＤＡＣとして用いられていた回路技術としては、
抵抗器群とト２／ジスタ詳を用いて重みすけ電流源を用
意し、電流スイッチと組合せることによシ、デジタル信
号に応じたアナログ信号を電流値として出力するものが
多かった。即ち、デジタル信号により重みすけされた電
流源のどれを負荷抵抗に接続するかでアナログ信号を取
り出すＤＡＣを構成していた。Ｃのような重みすけ電流
源を用い７’（ＤＡＣ方式にお・いては重みすけ電流源
とＤＡＣの最大出力電圧とで消費電力が決定される。消
費電力をさげる対策としては、負荷抵抗のインピーダン
スを高くすることで可能となるが、負荷抵抗を高インピ
ーダンスとすると、ＤＡＣの周波数特性に制限が生じる
ことになる。
抵抗器群とト２／ジスタ詳を用いて重みすけ電流源を用
意し、電流スイッチと組合せることによシ、デジタル信
号に応じたアナログ信号を電流値として出力するものが
多かった。即ち、デジタル信号により重みすけされた電
流源のどれを負荷抵抗に接続するかでアナログ信号を取
り出すＤＡＣを構成していた。Ｃのような重みすけ電流
源を用い７’（ＤＡＣ方式にお・いては重みすけ電流源
とＤＡＣの最大出力電圧とで消費電力が決定される。消
費電力をさげる対策としては、負荷抵抗のインピーダン
スを高くすることで可能となるが、負荷抵抗を高インピ
ーダンスとすると、ＤＡＣの周波数特性に制限が生じる
ことになる。
更に、このような電流源を用いた構成では、）（イボ−
２トランジスタ例えばＮＰＮトランジスタやＰＮＰ）う
／ジスタ等を使用することが多いため、集積度の向上に
制限を受けていた。ＭＯＳアナログスイッチと容量アレ
ーとを用いた構成とすることで、消費電力を下げること
と同時に高集積密度を実現することが可能であった。従
来がら用いられていた両極出力ＤＡＣは、その基準電圧
として正および負の２極基準電圧を用意し、デジタル信
号の極性ビットの極性にょ９正または負の基準電圧源を
用いてデジタル・アナログ変換を行なって、両極のアナ
ログ信号を出力していた。正および負の２極基準電圧源
を得る構成しては、正および負の基準電圧発生回路を２
種類用意するが、単極基準ｉｔ圧発生回路と極性反転回
路を用いることが考えられる。
２トランジスタ例えばＮＰＮトランジスタやＰＮＰ）う
／ジスタ等を使用することが多いため、集積度の向上に
制限を受けていた。ＭＯＳアナログスイッチと容量アレ
ーとを用いた構成とすることで、消費電力を下げること
と同時に高集積密度を実現することが可能であった。従
来がら用いられていた両極出力ＤＡＣは、その基準電圧
として正および負の２極基準電圧を用意し、デジタル信
号の極性ビットの極性にょ９正または負の基準電圧源を
用いてデジタル・アナログ変換を行なって、両極のアナ
ログ信号を出力していた。正および負の２極基準電圧源
を得る構成しては、正および負の基準電圧発生回路を２
種類用意するが、単極基準ｉｔ圧発生回路と極性反転回
路を用いることが考えられる。
しかしながら、基準電圧源を正および負の２種類用意す
ることは、面積が２倍必要なことと、消費電力が２倍に
なるし、高密度集積回路（ＬＳＩ）装置内部に内蔵する
ときに生ずる製造誤差の調整が２倍必要になる等の欠点
を有していた。一方。
ることは、面積が２倍必要なことと、消費電力が２倍に
なるし、高密度集積回路（ＬＳＩ）装置内部に内蔵する
ときに生ずる製造誤差の調整が２倍必要になる等の欠点
を有していた。一方。
単極基準電圧発生回路と極性反転回路を組合せた２極基
準電圧源は極性反転回路の精度確保がむずかしく、特性
の優れた２極基準電圧源の実現は難しかった。
準電圧源は極性反転回路の精度確保がむずかしく、特性
の優れた２極基準電圧源の実現は難しかった。
このような技術動向から、電荷再分布形ＤＡＣにおいて
単極基準電圧源を用いて両極性アナログ出力を取り出す
回路も考えられている。その−例を第１図に示す。
単極基準電圧源を用いて両極性アナログ出力を取り出す
回路も考えられている。その−例を第１図に示す。
第１図では、ボルテージホロワ接続された増幅器ｌの出
力端子を１）ＡＣ出力２とし、２進で重みすけされた容
量アレー５の総容量値がＣ１１である電荷再分布形ＤＡ
Ｃの一例が示されている。端子３は容量アレー５の電荷
を放電するために計けられた端子であ、り、ＤＡＣをリ
セット状態とするときには接地される。端子４は容量ア
レーの２進重みすけされた容量の端子である。第１図に
おいては、電荷再分布形ＤＡＣのリセット状態が示され
ているが、この状態で極性ビットによシ端子４の接続を
変更して１両極性アナログ信号を取りだす。
力端子を１）ＡＣ出力２とし、２進で重みすけされた容
量アレー５の総容量値がＣ１１である電荷再分布形ＤＡ
Ｃの一例が示されている。端子３は容量アレー５の電荷
を放電するために計けられた端子であ、り、ＤＡＣをリ
セット状態とするときには接地される。端子４は容量ア
レーの２進重みすけされた容量の端子である。第１図に
おいては、電荷再分布形ＤＡＣのリセット状態が示され
ているが、この状態で極性ビットによシ端子４の接続を
変更して１両極性アナログ信号を取りだす。
ＤＡＣ出力２から正の電圧を取り出すときには二つの端
子３．４は接地する。一方、ＤＡＣ出力２から負の電圧
を取り出すときには端子３を接地し、端子４を基準電圧
源（図示せず）の電圧ｖｉＢｙ に接続する。
子３．４は接地する。一方、ＤＡＣ出力２から負の電圧
を取り出すときには端子３を接地し、端子４を基準電圧
源（図示せず）の電圧ｖｉＢｙ に接続する。
第２図は従来の電荷再分布形ＤＡＣが両極性アナログ信
号を出力している状態を示す回路図である。第２図にお
いて、第１図と同じ部分は同じ番号を用いている。第１
図の容量アレー５は、第２図では基準電圧源に接続され
る端子８に接続された容量６の容量匝ＣＩＪ と接地端
子９に接続された容量７の容量匝ＣＤとに分割されてい
る。このためＣ５＝Ｃｕ＋Ｃｎ が成り立つ。第１図の
容量アレーに保持されている電荷を考えると、リセット
状態で正出力時には二つの端子３．４が接地されている
ため電荷はない。この状態から、第２図の状のように表
わされる。一方、第１図の負出力時には容量アレー５に
保持されている電荷は、リセット状態で端子３が接地さ
れ、端子４が基準電圧源に接続されているため、Ｃ８Ｉ
ＩｖＲｇＦとなる。この状態から、第２図の状態とする
と、ＤＡＣ出力２の出力電圧ｖＯは電荷保存則によシ、 で表わせる。ただし、正および負で絶対値の同じ電圧を
取り出すときには、式＋１）および（２）から理解でき
るように、負極性では容量値ＣＵおよびＣＤを交換する
必要がある。以上説明した如く単極基準電圧源を用いて
両極性アナログ信号を出力することは可能であった。し
かしながら、増幅器のオフセット電圧補償がされていな
いため、ＤＡＣ出力２には大きいときで±５０ｒｎＶの
オ７セ・ソト電圧が表われてしまうという欠点がある。
号を出力している状態を示す回路図である。第２図にお
いて、第１図と同じ部分は同じ番号を用いている。第１
図の容量アレー５は、第２図では基準電圧源に接続され
る端子８に接続された容量６の容量匝ＣＩＪ と接地端
子９に接続された容量７の容量匝ＣＤとに分割されてい
る。このためＣ５＝Ｃｕ＋Ｃｎ が成り立つ。第１図の
容量アレーに保持されている電荷を考えると、リセット
状態で正出力時には二つの端子３．４が接地されている
ため電荷はない。この状態から、第２図の状のように表
わされる。一方、第１図の負出力時には容量アレー５に
保持されている電荷は、リセット状態で端子３が接地さ
れ、端子４が基準電圧源に接続されているため、Ｃ８Ｉ
ＩｖＲｇＦとなる。この状態から、第２図の状態とする
と、ＤＡＣ出力２の出力電圧ｖＯは電荷保存則によシ、 で表わせる。ただし、正および負で絶対値の同じ電圧を
取り出すときには、式＋１）および（２）から理解でき
るように、負極性では容量値ＣＵおよびＣＤを交換する
必要がある。以上説明した如く単極基準電圧源を用いて
両極性アナログ信号を出力することは可能であった。し
かしながら、増幅器のオフセット電圧補償がされていな
いため、ＤＡＣ出力２には大きいときで±５０ｒｎＶの
オ７セ・ソト電圧が表われてしまうという欠点がある。
本発明の目的は、かかる欠点を改善し、リセット状態中
にオフセット電圧を保持し、増幅器のオフセット電圧を
補償するようにした両極出力デジタル・アナログ変換器
を提供することにある。
にオフセット電圧を保持し、増幅器のオフセット電圧を
補償するようにした両極出力デジタル・アナログ変換器
を提供することにある。
本発明は、極性ビットを含むデジタル信号人力がインプ
ットされる二人尖端子を有する増幅器と、容量アレーの
リセット状態を前記極性ビットが正のときには前記両入
力端子を接地する手段と、前記極性ビットが負のときは
増幅器の非反転入力端子に接続された容量アレ一端子側
を接地する手段と、前記リセット状態中に前記増幅器の
オフセット電圧を容量に充電する手段と、前記増幅器の
オフセット電圧を補償する手段とを備えていることを特
徴とする両極出力デジタル・アナログ変換器にある。
ットされる二人尖端子を有する増幅器と、容量アレーの
リセット状態を前記極性ビットが正のときには前記両入
力端子を接地する手段と、前記極性ビットが負のときは
増幅器の非反転入力端子に接続された容量アレ一端子側
を接地する手段と、前記リセット状態中に前記増幅器の
オフセット電圧を容量に充電する手段と、前記増幅器の
オフセット電圧を補償する手段とを備えていることを特
徴とする両極出力デジタル・アナログ変換器にある。
次に本発明の実施例につき図面を用いて詳細に説明する
。
。
第３図は本発明の第１の実施例の両極出力デジタル・ア
ナログ変換器を示す回路図である。ｔｌｌ、ｘ図との相
異点は、オフセット電圧補償用の容量３５と、三つのス
イッチ３２，３３．３４を追加したことと、第１図にお
ける端子３をスイッチ３１と接地とで表現したことであ
る。第３図におけるスイッチ３１，３２，３３．３４の
動作タイミングの一例を第４図に示す。第４図において
。
ナログ変換器を示す回路図である。ｔｌｌ、ｘ図との相
異点は、オフセット電圧補償用の容量３５と、三つのス
イッチ３２，３３．３４を追加したことと、第１図にお
ける端子３をスイッチ３１と接地とで表現したことであ
る。第３図におけるスイッチ３１，３２，３３．３４の
動作タイミングの一例を第４図に示す。第４図において
。
Ｈレベル時にそれぞれのスイッチは導通するものとする
。
。
この第４図の動作タイミングを用いて、第３図の動作を
説明する。
説明する。
第１の期間ｔ１では、スイッチ３１は導通し増幅器１の
非反転入力は接地される。二つのスイッチ３２．３４は
導通しているため、増幅器ｌはボルテージ・ホロワ接続
され、容量３５にオフセット電圧を充電する。
非反転入力は接地される。二つのスイッチ３２．３４は
導通しているため、増幅器ｌはボルテージ・ホロワ接続
され、容量３５にオフセット電圧を充電する。
第２の期間ｔ２ではスイッチ３２が非導通となり、容量
３５にオフセット電圧が保持される。
３５にオフセット電圧が保持される。
第３の期間ｔ３では、スイッチ３４が非導通となり、容
量３５０片端子は開放となる。
量３５０片端子は開放となる。
第４の期間ｔ４ではスイッチ３３が導通となり、容量３
５に保持されたオフセット電圧で増幅器ｌのオフセット
電圧補償が行なわれる。
５に保持されたオフセット電圧で増幅器ｌのオフセット
電圧補償が行なわれる。
第５の期間ｔ５以降では、増幅器の非反転入力端子が、
スイッチ３１の非導通により開放され、電荷再分布形Ｄ
ＡＣ動作を開始する。
スイッチ３１の非導通により開放され、電荷再分布形Ｄ
ＡＣ動作を開始する。
第５図は第３図におけるスイッチをＭＯＳトランジスタ
で実現した回路図である。第３図と同じ部分には同じ番
号を用いている。第５図のデジタルφアナログ変換器は
、第３図におけるスイッチ３１を、スイッチ雑音を防ぐ
回路を付属した二つのＭＯＳ ）ランジスタ４２．４３
とインバータ４４、制御端子４１とで置換したものであ
る。第３図のスイッチ３２は、ＭＯＳ）ランジスタ５３
゜５４、イ／バータ５２．制御端子５１とで置換されて
いる。第３図のスイッチ３３はＭＯＳ）９ンジスタ５０
と制御端子４９とで置換されている。
で実現した回路図である。第３図と同じ部分には同じ番
号を用いている。第５図のデジタルφアナログ変換器は
、第３図におけるスイッチ３１を、スイッチ雑音を防ぐ
回路を付属した二つのＭＯＳ ）ランジスタ４２．４３
とインバータ４４、制御端子４１とで置換したものであ
る。第３図のスイッチ３２は、ＭＯＳ）ランジスタ５３
゜５４、イ／バータ５２．制御端子５１とで置換されて
いる。第３図のスイッチ３３はＭＯＳ）９ンジスタ５０
と制御端子４９とで置換されている。
第３図のスイッチ３４は、ＭＯＳ）ランジスタ４４．４
６． インバータ４７．制御端子４５とで置換されてい
る。
６． インバータ４７．制御端子４５とで置換されてい
る。
ここで、ＭＯＳ）ラノジスタは、Ｎチャネルをでもよい
しＰｆヤネル型でもよい。ＮチャネルＭＯＳトランジス
タを使用した時には制御端子を高レベルにすれば導通し
、低レベルにすれば非導通にＭＯＳ）ランジスタを制御
できる。ＰチャネルＭＯＳトランジスタを使用した時に
は、制御端子ノ制御レベルを逆とすることでヘチャネル
ＭＯ８トランジスタを使用したときと同じ動作する。第
５図は第３図のスイッチ３１． ３２． ３３． ３４
をＭＯＳ）ランジスタに置換したものであり、動作は第
３図と概略同じであるため、説明は省略するものとする
。
しＰｆヤネル型でもよい。ＮチャネルＭＯＳトランジス
タを使用した時には制御端子を高レベルにすれば導通し
、低レベルにすれば非導通にＭＯＳ）ランジスタを制御
できる。ＰチャネルＭＯＳトランジスタを使用した時に
は、制御端子ノ制御レベルを逆とすることでヘチャネル
ＭＯ８トランジスタを使用したときと同じ動作する。第
５図は第３図のスイッチ３１． ３２． ３３． ３４
をＭＯＳ）ランジスタに置換したものであり、動作は第
３図と概略同じであるため、説明は省略するものとする
。
第６図（ａ）および第６図ｔｂｌは本発明の第２の実施
例の両極出力デジタル・アナログ変換器を示す回路図で
ある。第６図（ａｌでは、リセット状態が示されており
、第１図と同じ部分は同じ番号を用いている。第６図（
ａＪにおいて、オフセット電圧を保持する容量６１に増
幅器ｌのオフセット電圧を充電しているリセット状態が
示されている。第６図（ｂ）において、容量６１に保持
したオフセット電圧を用いて、オフセット［１圧補償と
同時に容量アレーを分割し、容量６２．６３で電荷再分
布形ＤＡＣ動作状態を示してｂる。このように、オフセ
ット電圧補償を行うのは何を用いても電荷再分布形ＤＡ
Ｃへの影響はない。
例の両極出力デジタル・アナログ変換器を示す回路図で
ある。第６図（ａｌでは、リセット状態が示されており
、第１図と同じ部分は同じ番号を用いている。第６図（
ａＪにおいて、オフセット電圧を保持する容量６１に増
幅器ｌのオフセット電圧を充電しているリセット状態が
示されている。第６図（ｂ）において、容量６１に保持
したオフセット電圧を用いて、オフセット［１圧補償と
同時に容量アレーを分割し、容量６２．６３で電荷再分
布形ＤＡＣ動作状態を示してｂる。このように、オフセ
ット電圧補償を行うのは何を用いても電荷再分布形ＤＡ
Ｃへの影響はない。
以上説明した如く、本発明によれば、極性ビットを含む
デジタル信号入力に対し、容量アレーのリセット状態を
極性ビットが正のときには両端子を接地し、極性ビット
が負のときには増幅器の非反転入力端子に接続された容
量アレ一端子側を接地し、容量アレーの他の端子を単極
性基準電圧源に接続し、増幅器のオフセット電圧を容量
に充電する手段をリセット状態中に有し、電荷再分布状
態においては前記デジタル信号入力に応じて容量アレー
の容量群を接地か単極性基準電圧源に接続する手段とと
もに増幅器のオフセット電圧を補償することがきるから
、オフセット電圧をほぼ零とすることができる等の効果
が得られる。
デジタル信号入力に対し、容量アレーのリセット状態を
極性ビットが正のときには両端子を接地し、極性ビット
が負のときには増幅器の非反転入力端子に接続された容
量アレ一端子側を接地し、容量アレーの他の端子を単極
性基準電圧源に接続し、増幅器のオフセット電圧を容量
に充電する手段をリセット状態中に有し、電荷再分布状
態においては前記デジタル信号入力に応じて容量アレー
の容量群を接地か単極性基準電圧源に接続する手段とと
もに増幅器のオフセット電圧を補償することがきるから
、オフセット電圧をほぼ零とすることができる等の効果
が得られる。
第１図、第２図は従来の両極性出力電荷再分布形のデジ
タル・アナログ変換器（ＤＡ（ｌの動作を説明する回路
図、第３図は本発明の第１の実施例の両極出力デジタル
・アナログ変換器を示す回路図、第４図は第３図の変換
器の動作タイミング図、第５図は第３図の変換器をＭＯ
Ｓ ）ランジスグ回路で構成した回路図、第６図（ａ）
、第６図（ｂ）はいずれも本発明の第２の実施例の両極
出力デジタル・アナログ変換器を示す回路図である。内
因において、ｌ・・・・・・増幅器、２・・・・・・Ｄ
ＡＣ出力、３゜４、 ８． ９・・・・・・端子、５・
・・・・・容量アレー、６． ７゜３５．６１，６２．
６３・・・・・・容量、３１，３２゜３３．３４・・・
・・・スイッチ、ｉｌ、ａ５，４９゜５１・・・・・・
制御端子、４２． ４３． ４４． ４６゜４８．５０
，５３．５４・・・・・・ＭＯＳ）ランジスタ、４４．
４７．５２・・・・・・インバータ。 チ 卒２０ ／ 半３０ 午 、、ｌ／ Ｊ７］−χ 串／Ｔ￥ＩＩ
タル・アナログ変換器（ＤＡ（ｌの動作を説明する回路
図、第３図は本発明の第１の実施例の両極出力デジタル
・アナログ変換器を示す回路図、第４図は第３図の変換
器の動作タイミング図、第５図は第３図の変換器をＭＯ
Ｓ ）ランジスグ回路で構成した回路図、第６図（ａ）
、第６図（ｂ）はいずれも本発明の第２の実施例の両極
出力デジタル・アナログ変換器を示す回路図である。内
因において、ｌ・・・・・・増幅器、２・・・・・・Ｄ
ＡＣ出力、３゜４、 ８． ９・・・・・・端子、５・
・・・・・容量アレー、６． ７゜３５．６１，６２．
６３・・・・・・容量、３１，３２゜３３．３４・・・
・・・スイッチ、ｉｌ、ａ５，４９゜５１・・・・・・
制御端子、４２． ４３． ４４． ４６゜４８．５０
，５３．５４・・・・・・ＭＯＳ）ランジスタ、４４．
４７．５２・・・・・・インバータ。 チ 卒２０ ／ 半３０ 午 、、ｌ／ Ｊ７］−χ 串／Ｔ￥ＩＩ
Claims (1)
- 極性ビットを含むデジタル信号入力がインプットされる
二人力端子を有する増幅器と、容量アレーのリセット状
態を前記極性ビットが正のときには前記両入力端子を接
地する手段と、前記極性ビットが負のときは増幅器の非
反転入力端子に接続された容量アレ一端子側を接地する
手段と、前記リセット状態中に前記増幅器のオフセット
電圧を容量に充電する手段と、前記増幅器のオフセット
電圧を補償する手段とを備えていることを特徴とする両
極出力デジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20214183A JPS6094536A (ja) | 1983-10-28 | 1983-10-28 | 両極出力デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20214183A JPS6094536A (ja) | 1983-10-28 | 1983-10-28 | 両極出力デジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6094536A true JPS6094536A (ja) | 1985-05-27 |
Family
ID=16452633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20214183A Pending JPS6094536A (ja) | 1983-10-28 | 1983-10-28 | 両極出力デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094536A (ja) |
-
1983
- 1983-10-28 JP JP20214183A patent/JPS6094536A/ja active Pending
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