JPS6095791A - デコーダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 クランダムアクセスメモリ用のデコーダ回路であって、
このデコーダが一行の電界効果トランジスタにより形成
される論理ゲートで作られ、電界効果トランジスタのゲ
ート電極がｎ個の符号化されたメモリアドレス信号また
はその補数を受取り、ソースが接地され、ドレインが相
豆に接続されて［１１ｌ記ＮＯＲゲートの出力端子ヲｌ
ｆｉ￥　成Ｌ、、：ｍ（７）ＮＯ□Ｒゲートの出力端子
が負勤を介して′，「源端子に接続されると共に、出力
インバータ段のトランジスタのゲート電極に接続される
デコーダ回路に関するものである。

メモリセルはほとんど何時もマトリックスの構・造を呈
するセルの回路網の形で構成される。１ビツトに対応す
る各セルは２個のライン、水平ライン即ち行と垂直ライ
ン即ち列の交点に位置する。

これらのラインはメモリアドレスに対応し、一般に行に
対してはＸＩ　ｒ　Ｘ２　＋・・・Ｘｎ，列に対しては
Ｙ，　、　Ｙ２，・・・Ｙｎという符号が付されている
。これによりメモリの各セルはそれぞれ独自のアドレス
を有し、適当な行と列とを同時に活性化することにより
選択できる。セルを選択した後、ビット線と呼ばれる全
てのセルに共通の一対のラインを１・・介してデータを
そのセルに出し入れする。

プロシーデインダス［ＩＥＥＥ　ＧａＡｓ　１．Ｏ．　
Ｓｙｍｐｏ−ｓｉｕｍ　１９８２　Ｊに載ったエム・イ
ノ他（武蔵野通研）のｈ文「ＧａＡｓ　ＩＫｂ　Ｓｔａ
ｔｉｃ　ＲＡＭ　ｗｉｔｈ　Ｅ／Ｄ　ＭＥＳＦ−ＥＴ　
ＤＯＦＬ　Ｊの論文からガリウムひ素（　ＧａＡｓ　）
基□板上にモノリシック形態で集積化され、電界効果ト
ランジスタ（　ＭＥＳＦＥＴ　：　Ｍｅｔａｌ　Ｓｅｍ
ｉｏｏｎｄｕｃｔｏｒＦｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒ
ａｎｓｉｓｔｏｒ　）からなるスタティックＲＡＭ用の
デコーダ回路を形成することが既知である。この論文に
記載されており、この論文の・第４頁の第１図に示すよ
うなデコーダ回路は単位デコーダ回路から成る。各単位
デコーダは本質的にｎ個の入力端子を具える１個のＮＯ
Ｒゲートにより形成され、各入力端子が真の信号または
その補数の形態で表わされ、二進符号化されたアドレス
人力ａｔ　Ｔ　ａ２１・・・、ａｎの一つを受け取るよ
うになっている。このアドレス入力は中間回路（アドレ
スバッファ）によりデコーダに入力され、ＮＯＲゲート
の出力側に論理ＮＯＲ機能により生じ、一行または一列
のアドレスを構成するビットの組を得るようになってい
る。

このＮＯＲゲートはピンチオフ電化がｖＴ≧０のエンハ
ンスメント形ガリウムひ素電界効果トランジスタで形成
される。ピンチオフ電圧ということはゲート電極に加え
られる電圧がこの′電圧ｖＴを越える時だけトランジス
タが導通することを意味する。このＮＯＲゲートを形成
するトランジスタは互に並列に接続し、それらの共通ソ
ースを接地し、共通ドレインを前記能動負荷として用い
られるディプレッショントランジスタの短絡された、ゲ
ート−ソースに接続している。

ＮＯＲゲートの出力信号の値が０から１または１から０
に変ると、関連する電圧が回路の出力コンデンサを充電
または放電する。このコンデンサの等側光放電期間を達
成するために、ＮＯＲゲートの出力信号をインバータ段
の入力端子に加え、真の出力信号およびその補数が同時
に得られるようにし、その後でこれらの信号の各々をプ
ッシュプル段の２個の入力端子の一方に加える６使用さ
れるインバータ段はインバータトラレジスタとしてエン
ハンスメント形トランジスタを具え、負荷としてディプ
レッショントランジスタを具える。

プッシュプル段もエンハンスメント形トランジスタ（こ
れは共通ソース構成にして接地する）とディプレッショ
ン形トランジスタ（これは共通ドレ・イン構成にして電
源電圧に接続する）の直列回路を具える。

デコーダ回路の場合、例えば、能動負荷を形成するディ
プレッショントランジスタを技術的観点から作り易い抵
抗負荷で置き換えることは興味のあることである。他方
プッシュプル段のディプレッショントランジスタをエン
ハンスメント形トランジスタで置き換え、唯一つのタイ
プのトランジスタでこのような回路を作れるようにする
ことが興味深い。

しかし、前述した論文に記載されている回路をそのまま
簡単に上述した方法に切換えたところ直ちに次の問題に
ぶつかった。即ち出力電圧が聞えられるインバータトラ
ンジスタがショットキー形であるためＮＯＲゲートの出
力端子と大地との間に寄生ダイオードが現れ、この寄生
ダイオードがＮＯＲゲートの出力信号がプッシュプル段
のトランジスタを導通させるに足る高いレベルに１０達
せしめないことである。丈こうなるとプッシュプル段は
動作せず、このような状態では単位デコーダ′の出力コ
ンデンサを充電するのが困難で時間がか・かる。

本発明の目的はメモ盲１セルに一層高速にアクセスでき
、雷、力消費も低いスタティック集積半導体ＲＡＭメモ
リ用のデコーダ回路を提供するにある〇・本発明のもう
一つの目的は可成り簡単に製造でき、生産性が高いデコ
ーダ回路を提供するにある。

この目的を達成するため本発明に係るデコーダ回路はイ
ンバータ段のトランジスタのソースを第２のＮＯＲゲー
）（Ｐ２）を形成する第２の行のトランジスタの共通ド
レインに接続し、この共通ドレインがデコーダ回路の出
力端子を形成、し、第２の行のトランジスタのソースを
接地し、この第２の行のトランジスタのゲート電極がｎ
個の符号化きれたアドレス信号を受取り、第１の行と第
２の行のトランジスタが夫々１個の選択トランジスタを
其え、選択トランジスタのゲート？に極がチップ−イネ
ーブル選択信号を受取り、このチップ−イネーブル選択
信号は符号化されたメモリアドレス信号が２個のＮＯＲ
ゲートの各々に加えられた後に選択トランジスタに加え
られるように構成したことを特徴とする。

本発明に係る単位デコーダ回路に、前記論文に記載され
ている回路の場合のように、実際のデコーダ段とプッシ
ュプル段との間、に接続されるインバータ段を設ける必
要がないという事実は回路内での伝播時間を相当に短縮
できる。またこのようにインバータ段を省くと電力消費
も小さくりる。

また、この電力消費の低下は第２段の電源電圧が第１段
の電源電圧よりも低いという事実により強められる。

注意すべきことは米国特許第８，７７８，７８２号から
２個のＮＯＲゲートを縦続接続したダイナミックメモリ
用のデコーダ回路が既知であることである。これらの２
個のＮＯＲゲートは１個のＡＮＤゲートと組合わされ、
クロックパルスにより制御され、プリチャージおよび論
理動作をするようになっている。しかし、この米国特許
は本発明に係る高速のデコーダ回路に結びつかない。事
実、この米国特許明細書に開示されているデコーダ回路
を用いるといくつかの問題が生じ、それらの問題は米国
特許第３．８０８，２８０号に開示されている手法を用
いねば解決できないが、これらの手法は本発明に係るデ
コーダ回路の可成り単純な回路構成から遠ざかる。

。　本発明に係るデコーダ回路の好適な一実施例は全て
のトランジスタをエンハンスメント形とし、第１のＮＯ
Ｒゲートの負荷を抵抗性負荷としたことを特徴とする。

唯一のタイプのトランジスタを用い、作るのがｍＪ単な
抵抗性負荷を用いると、製造工程が単純化されるが、こ
れは特にデコーダ回路を集積化されたガリウムひ素回路
（例えばＧａＡｓメモリ回路）で作る場合に非常に有利
である。

本発明は天文学および気象学の分野で用いられるような
大杉計算機および高分解能の［＋１ｊｉ像を表示しなけ
ればならない飛行シミュレータ川のプロセサでの超高速
キャッシュメモリの分野で用いられる。

上記用途でのキャッシュメモリを作るには低消費電力、
超尚速のモノリシック形態で集積化されたスタティック
ランダムアクセスメモリを股ｉｔすることが至上命令で
ある。それ故、ガリウムひ素電界効果トランジスタを用
いる技術はこのような回路を作る上で極めて魅力的であ
る。蔚し、この材料での移動度は極めて高く、トランジ
スタ内で、の走行時間を非常に短くできるからである。

また、今日ガリウムひ素トランジスタを用いて実施でき
る種々の技術の中で、Ｄ　ＯＦ　Ｌ　（Ｄｉｒｅｃｔ　
ＣｏｕｐｌｅｄＦｉｅｌｄ　−ｅｆｆｅｃｔ　ｔｒａｎ
ｓｉｓｔｏｒ　Ｌｏｇｉｃ　）技術こそ同時に低電力消
費と、非常な高速度を、もたらす高集積密度とを与える
ものである。この技術で作られる単位論理ゲートまたは
インバータは負荷と関連スルエンハンスメント形電界効
果トランジスタ（ピンチオフ電圧ｖＴ≧０）から成り、
次段の論理ゲートの入力とコンパチブルな出力信号を与
える。

トランジスタを少なくできるこれらの改良は第２のＮＯ
Ｒゲートが所定数の付加的トランジスタを用いることを
含意するという事実゛を打消す。実際には、回路を作っ
ていく際、垂直方向に見て、各単位デコーダは、メモリ
の２個の行または２個の列の間の距離を占めるだけであ
る。単位デコーダにより占められる表面積がこれに？ｌ
ＩＩ当てられている面積よりも小さい場合は、この面積
の一部が使用されていない。前記の選ばれた論理により
こ・の回路を作ってゆく時第１のＮＯＲゲートと対にな
る第２のＮＯＲゲートをデコーダの表面積を大きくせず
に非常によく位置決めできることが判っている。

図面につき本発明の詳細な説明する。

第１図から明らかなように、本発明に係るデコーダ回路
はｎ＋１個のエンハンスメント形電界効果トランジスタ
により形成される第１のＮＯＲゲートＰ工を具える。但
し、ｎは符号化されたメモリアドレス信号の数である。

この第１のＮＯＲゲートＰ０のｎ個の入力端子にｎ個の
符号化された信号を加え、−行または一列のアドレスを
構成する組を形成する。チップイネーブル選択信号ＳＢ
をこのＮＯＲゲー）Ｐ工の最后の入力端子に加える。

このＮＯＲゲートＰ□の負荷は抵抗１（により形成され
るが、この抵抗ＲはＧａＡ３基板にドーピング金属を注
入することにより作られる。この負荷Ｒが接続されてい
る電源の電圧ＶＤＤ、の１１へは１．２■である゛。こ
のＮＯＲゲートＰ０のトランジスタはソースを共通にし
て接地する。トランジスタの、ドレインと負荷只の接続
点Ａに形成される第１のＮＯＲゲートＰ０の出力■Ａを
エンハンスメント形電界効果トランジスタＴ。のゲート
電極に接続スる。このトランジスタＴ。のドレインは電
位ｖＤＤ２ヲ担イ、ソースは並列に接続されて第２のＮ
ＯＲゲートＰ２を形成するｎ＋１個のエンハンスメント
形電界効果トランジスタのドレイン上にある接続点Ｂに
接続する。第２のＮＯＲゲートＰ２を構成するトランジ
スタの共通ソースは接地する。第２図から明らかなよう
に電圧ＶＤＤ２（値は０．７　Ｖ　）はこれらのメモリ
セルに対する電源Ｍｉ、ＥＥである。

第２のＮＯＲゲートＰ２の最初のｎ個の入力端子は第１
のＮＯＲゲートＰ□と同じ符号化されたアドレス信号を
受取る。そして第２おＮＯＲゲートＰ２の最后の入力端
子はチップイネーブル選択信号ＳＢを受取る。

この単位デコーダの出方端子Ｖ８は第２のＮＯＲゲート
Ｐ２のトランジスタの共通ドレイン上の接続点Ｂに形成
される。ここに現われる出力信号ｖ８は０から１に変わ
る時仮想コンデンサｃ８を充電・する。

第１のＮＯＲゲー）Ｐ□の全部の入力がＯである時、接
続点Ａの電圧ＶＡはほぼ電圧’ＶＤＤ、の値迄上昇し、
ゲー）１１Ｊ極がこの電圧■Ａを受取るトランジスタＴ
。は導通すや。この時出力容賦Ｃ８は電圧ｖ８により充
電されるから電圧■８は■ＤＤ２の値に極く近くなる。

この時第２のＮＯＲＯＲゲートＰトランジスタは第１の
ＮＯＲゲートＰ、のトランジスタと同じ信号を受取るか
ら、不導通状態にある。

しかし、第１のＮＯＲＯＲゲートＰ入力端子の一つが１
になると、′ｄｔ圧ｖＡの値はほぼゼロに等しくなる。

診し、信号Ｉｌｌが加えられるトランジスタが導通状態
になるからである。このためトランジスタＴ。のゲー）
’ａｍに電圧■Ａξ０が加えられ、このトランジスタＴ
。が不導通状態になる。

しかし、第２のゲー）　電＜ＪＵ　Ｐ２の一つのトラン
ジスタにも同じ信号「１」が加えられ、これが導通状態
になる。そしてトランジスタ士。が不導通状態にあるか
ら、電圧■８は０に近づき、フンデンサＯ８は急速に放
電する。

第２図から明らかなように、メモリセルは双安定Ｎ’ｊ
造に接続され、夫々抵抗Ｒ０およびＲ２を介して電源電
圧ｖＤＤ２から給電される２個のトランジスタτ□およ
びτ２により形成される。これらのトランジスタτ、お
よびτ２のゲート電極とグランドとの間に仮想ダイオー
ドＤ□およびＤ２が、トランジスタτ□およびτ２がシ
ョットキー形であるためできるから、トランジスタτ□
およびτ、のドレイン上の信号■、および■２が０．７
　Ｖの値にクリップされる。

この結果、０．７Ｖの電圧ｖＤＤ２でメモリセルを給電
すれば足りる。これより電圧が少しでも高いとＳ／Ｎ比
を改良することなく、１ｕカ消費を増すだけとなる。

他方、ライン）、（ＯＴ上の信号ｖＳの高即ちｒｌＪレ
ベルも０゜７ｖを越える必要がない。蓋し、０．７Ｖ以
上にしてもショットキー形のトランジスタτおよびτ、
のゲート電極とグラウンドとの間に仮想ダイオードＤ８
およびり、ができ、これに−よりり・リップされるから
である。また０、７Ｖ以上にすると２個のトランジスタ
τ８およびτ、が同時に導通し、メモリセルの正しい動
作が乱される。これは単位デコーダの第２段のトランジ
スタＴ。がメモリセルを給電する電圧ＶＤＤ２＞　０．
７　Ｖにより給電されるためである。実際には抵抗Ｒを
介して接続される電源電圧ＶＤＤ□＝　１．２　Ｖはこ
のトランジスタＴ。を正しく分極化（ｐｏｌａｒｉｚａ
ｔｉｏｎ　）するのに十分以上である。注意すべきこと
は、本発明に係る回路ではよ工の信号またはその補数の
杉態をする各信号にとり必要とされるように、２　（１
１’４のＮＯＲゲートの入力端子に加えられる符号化さ
れたアドレス信号を組合せることにより出力信号ｖ８が
得られる。

板石に注意すべきことは、本発明に係る回路ではチップ
イネーブル選択信号ＳＢが特別な方法で符号化されたア
ドレス信号を受取るトランジスタと等価なトランジスタ
に加えられることである。

第８ａ図および第８ｂ図から明らかなように、メモリセ
ルにとって２個の選択モードが存在する。

信号云播図を第８ａ図に示す第１のモードによれ・ば、
チップイネーブル選択信号ＳＢが瞬時ｔ。ｌにおいて状
態「１」から状態「０」ヘセットされ、他方アドレスの
組ａ□、ａ２．・・・ａｎの選択ａｉが瞬時ｔ１に起こ
る。このため出力信号■８が瞬時ｔ２１においてライン
ＭＯＴ上に現われる。ｔ、／はｔ□との差により定まる
。

Δ１２／　：　１．／　−１，は影響されることがあり
得ない回路での伝播時間の関数である。この時１１ｆｌ
Δｔ、ｌはこの＠ｌの動作モードでのメモリアクセス時
間を構成する。

Ａ・発明に係る動作モードとこのモードについてのイ、
１号伝播図とを第８ｂ図に示す。アドレスの絹ａｌ、ａ
２．・・・ａｎの選択ａ工を貼１時ｔ。においでトラン
ジスタＴ　、Ｔ　、・・・Ｔｎに加え、チップイネ−２ プル選択信号ＳＢを瞬時ｔ□においてトランジスタＴｎ
＋、に加える。すると１２−１ｏ＃１．／　−１□で決
まる瞬時ｔ、においてラインＭＯＴ上に出力信号ＶＳが
現われる。

この第２の動作モードでは、メモリアクセス時間が Δ１２＝　１２−１１＜Δｔ２／ で与えられる。

即ち、本発明に係る回路で可能となる動作モードによれ
はメモリアクセス時間が短縮される。

本発明に係る実施例では、抵抗およびトランジスタの特
性は下記の１ｆ（７りである。

抵抗Ｒ＝　２０　ＫＱ トランジスタのゲート電極の長さＬｍ０．９１Ｌｍ第１
のＮＯＲゲートＰ０のトランジスタの幅／　＝　７７−
Ｌｍ 第２のＮＯＲゲートＰ２のトランジスタの幅ｔ　＝　７
　ｐｍ トランジスタＴ。の甲１□’　ｔ　＝　１７　ｐｍ電ｆ
Ｊｆｊ　’ｒ＋’ｒ圧ＶＤＤ□＝　１．２　Ｖｌに源′
電圧ＶＤＤ２＝　０．７　Ｖ ピンチオフ電圧ＶＴ　＝　０．Ｉ　Ｖ メモリセルの実施例では抵抗とトランジスタの特性が下
記の通りである。

負荷抵抗Ｒ□：　Ｒ，＝　２０　ｋΩ トランジスタτ、およびτ２のＩＩＩＩ、Ｉ／　＝　８
μｍこれらのトランジスタのゲート電極の長さＬｍ０゜
９μｍ トランジスタτ　およびτ、のＩＩＩＭ　／　＝　ｌ　
ｌ　Ｐｍピンチオフ電圧Ｖ、、　＝　０．Ｉ　Ｖこのよ
うな条件下で本発明に係る単位デコーダ回路では０．２
　ｎｓの伝播時間が得られる。

スタティックランダムアクセスメモリに応用するｊＪ４
．合は、このメモリのデコーダ回路を２ｎ個の同じ単位
デコーダ回路（これらは本〕ｔ・明によれば〜 メモリの２ｎ行を活性（１＝するように構成されている
）と２ｐ個の同じ車間デコーダ回路（これらは本発明に
よればメモリの２ｐ列を活性化するように構成されてい
る）とで構成する。

明らかに本発明の用途はガリウムひ基板上に集積化され
ているｔ＋を界効果トランジスタによす形成されるキャ
ッシュメモリに限定されるものではなく、特許請求の範
囲で規定される本発明の範囲を逸脱せずに、特にトラン
ジスタの寸法、特性お、よび電源電圧について多くの変
形例を考えることができる。

【図面の簡単な説明】

第１図は本発明に係る単位デコーダ回路の回路図、 第２図は本発明に係る単位デコーダ回路に関連Ｖるスタ
ティックランダムアクセスメモリのメモリセルの回路南
、 第３ａ図および第８ｂ図は時間Ｔの関数としてのチップ
イネーブル信号ＳＢおよびアドレスａｉｔａ２．・・・
、ａｎの選択についての信号ａ１に対するラインＭＯＴ
上の信号ｖ８の伝播時間線図である。 Ｐ□・・・第１のＮＯＲゲート Ｐ２・・・第２のＮＯＲゲート

Claims (1)

1. 【特許請求の範囲】 Ｌ　集積化されたモノリシックスタティックランダムア
   クセスメモリ用のデコーダ回路であって、このデコーダ
   が一行の電界効果トランジスタにより形成される論理ゲ
   ー）（Ｐ□）で作られ、電界効果トランジスタのゲート
   電極がｎ個の符号化されたメモリアドレス信号またはそ
   の補数を受取り、ソースが接地され、ドレインが相互に
   接続されて前記ＮＯＲゲート（Ｐ□）の出力端子を構成
   し、このＮＯＲゲー）（Ｐ工）の出力端子が負荷を介し
   て電源端子（ＶＤＤ□）に接続されると共に、出力イン
   バータ段のトランジスタのゲート電極に接続されるデコ
   ーダ回路において、インバータ段のトランジスタのソー
   スを第２のＮＯＲゲー）（Ｐ２）を形成する第２の行の
   トランジスタの共通ドレインに接続し、この共通ドレイ
   ンがデコーダ回路の出力端子を形成し、第２の行のトラ
   ンジスタのソースを接地し、この第２の行のトランジス
   タのゲート電極がｎ個の符号化されたアドレス信号を受
   取り、第１の行と第２の行のトランジスタが夫々１個の
   選択トランジスタを具え、選択トランジスタのゲート電
   極がチップ−イネーブル選択信号（ＳＢ）を受取り、こ
   のチップ−イネーブル選択信号（ＳＢ）は符号化された
   メモリアドレス信号が２個のＮＯＲゲート（Ｐｌ。 Ｐ２）の各々に加えられた後に選択トランジスタに加え
   られるように構成したことを特徴とするデコーダ回路。 ｚ　全てのトランジスタをエンハンスメント形と七、第
   １のＮＯＲゲート（Ｐ　）の警荷を抵抗性負荷としたこ
   とを特徴とする特許請求の範囲第１項記載のデコーダ回
   路。 ＆　第１のＮＯＲゲート（Ｐ工）の電諒電圧（ＶＤＤ、
   　）を第２のＮＯＲゲート（Ｐ２）ノ！源電圧（ＶＤＤ
   ２）より高くしたことを特徴とする特許請求の範囲第１
   項または第２項記載のデコーダ回路。 ４　トランジスタのゲート電極の長さをＬ＝ｏ、９１１
   ｍとし、これらのトランジスタのピンチオフ電圧をＶＴ
   ＝　０．Ｉ　Ｖとしたことを特徴とする特許請求の範囲
   第２項記載のデコーダ回路。 ５、　抵抗の値をＲ＝２０Ｋｊ７としたことを特徴とす
   る特許請求の範囲第２項または第４項のいずれか一項に
   記載のデコーダ回路。 ａ　電源磁圧ＶＤＤ□を１゜２ｖとし、電源電圧ＶＤＤ
   ２を０．７　Ｖとしたことを特徴とする特許請求の範囲
   第３項記載のデコーダ回路。 ７　特許請求の範囲第１項ないし第６項のいずれか一項
   に記載のデコーダ回路を具え、これらのデコーダ回路が
   ガリウムひ素電界効果トランジスタを用いるモノリシッ
   ク形態で集積回路化されている　ｍｗ 参細奉細もスタティックランダムアクセスメモリ。 ・　＆　ガリウムひ素電界効果トランジスタを用いて形
   成され、メモリセルの電源電圧をデコーダ回路の第２の
   ＮＯＲゲート（Ｐ２）の電源電圧（ＶＤＤ、　）に等し
   くしたことを特徴とする特許請求の範囲第７項記載のス
   タティックランダムアクセスメモリ。