JPS6096021A - トリガ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はシュミット・トリガ回路に、細目的にはＣＭ　
ＯＳ集積回路に特に適したシュミット・トリガ回路に関
する。

シュミット・トリ力はシュミット・リミタとも呼ばれる
が、これは変化する入力電圧に応動して出力電圧がヒス
テリシスを有するレベル変位を呈する双安定パルス発生
回路である。即ち出力電圧は信号電圧が高い閾値電圧Ｖ
ｔ）ｌに壕で上昇したとき一方のレベル変位を呈し、入
力電圧がより低い閾値電圧ＶｔＬに下降したとき他方の
逆のレベル変位を呈する。

２つの閾値′電圧の差（ｖｔＨ−Ｖｔｂ　）　ｔｔｉ”
　シ１ミツト幅″′と呼ばれ、トリガのヒステリシス量
を決定する。このようなトリガはアナログ回路がディジ
タル回路とインタフェースしているところで広く使用さ
れている。このようなトリ力をディジタル回路と同じ集
積回路内に設けることが望ましい。実際問題としてはこ
れ−１ｃ　Ｍｏ　ｓ技術で実現することが望捷しいこと
を意味する。

現在のシュミット・トリ力回路の一つの問題点は典型例
では入力閾値電圧およびヒステリシスが相互に依存して
おシ、回路の製造プロセスにおけるばらつきの結果とし
てその値が変化する点にある。このような値の変動ヶ補
償する手段は回路を可成シ複雑なものとする。

本発明に従う新らしいシュミット・トリ力は比較器の出
力が、該比較器の閾値入力を１対の基準電圧の内の一万
捷だは他方に選択的に接続する１対の電子スイッチを制
御するように設計されている。閾値電圧は基準電圧およ
びデバイスの幾何学的大きさの比によって独立に決定さ
れる。その結果正確なヒステリシスが得られる。また、
このシュミット・トリガの動作には電流のスイッチング
は言捷れていないので、回路はよシ高速の動作が可能と
なる。

回路の閾値τ決定する基準電圧は定電流源ｒ有する回路
で発生される。基準電圧勿比較器の入力に選択的に接続
するスイッチそれ自身は定常゛電流を流さないので、そ
のオン抵抗は重要なファクタとはならず、このオン抵抗
のプロセスによる変動はトリガ回路の動作に大きな影響
を与えない。ヒステリシス量、ヒステリシスの精度、閾
値レベルおよびこれらの独立性は入力または出力におけ
る外部負荷によシ影響されない。

第１図に示すシュミット・トリガ１ｏは信号入力ポート
１４として接続された非反転入力ポートと、閾値電圧入
力ポート１６として接続された反転入力ボート１６と、
出力ポート１８とを有する高速度比較器１２を含んでい
る。閾値電圧ポート１６は第１のトランスミッション・
ゲート２０を通して高い閾瞳電圧ＶｔＨに、第２のトラ
ンスミッション・ゲート２２を通して低い閾値電圧ｖｔ
Ｌに接続されている。トランスミッション・ゲート２０
゜２２は高速度比較器１２の出力電圧レベルに応動して
動作する。第１のゲート２ｏの制御入力はインバータ２
４紫通して比較器１２の出力ポート１８に接続されてお
シ、第２のケート２２の制御入力は出力ポート１８に直
接接続されている。トランスミッション・ケート２０．
２２はスイッチング電荷のフィードスルーを最小化する
よう作られたＭＯＳ（金属酸化物半導体）の並列相補対
であることが望ましい。該対のＮチャネル・トランジス
タのゲートは制御入力導線に直接接続されており、Ｐチ
ャネル・トランジスタのゲートはトランスミッション・
ゲート構体中に組み込１れているインバータを通して制
御導線に接続されている。

比較器１２の出力が低レベル、即ちオフのときはインバ
ータ２４はトランスミッション・ゲート２０を閉じ、そ
れによって冒い閾値電圧ＶｔＨが閾値入力ポート′１６
に接続される。

信号入力ポート１４の信号電圧がこの電圧を越すと、比
較器１２の出力は高出力レベノ呟即ちオン出力レベルに
切替わる。これにより第１のトランスミッション・ゲー
ト２０はオフとなり、第２のゲート２２はオンとなり、
それによって低い閾値電圧ＶｔＬが閾値電圧入力ポート
１６に接続される。従って、比較器１２の出力は入力信
号電圧レベルが低い閾値レベルＶｔＬ以下に降下するま
でオン状態に留捷る。トランスミッション・ゲート２０
．２２は基準電流ではなく基準電圧ケ切替えるので、そ
のオン抵抗は比較器１２側から見た閾値電圧に有意な効
果を有していない。従ってトランスミッション・ゲート
２０．２２ｉ実現するテバイスのプロセスが変動しても
トリガ回路１０の特性は劣化しない。

第２図は基準電圧Ｖｔ）Ｉ、ＶｔＬ’ｉ発生する回路２
６ケ示している。回路２６は演算増幅器２８を含んでお
シ、その非反転入力ポート３０は予め定められた入力電
圧を形成する基準電圧Ｖｒｅｆ　に接続されている。そ
の出力ポート３２はＮ型エンハンスメント・モード・バ
ッファ・トランジスタＭ２のゲートに接続されている。

トランジスタＭ２のソースは演算増幅器２８の反転入力
ボート３４および電流源抵抗ＲＲを通して信号地気電位
に接続されている。トランジスタＭ２のドレインはその
ソースが正の電圧源Ｖｐ、に接続されているＰ型エンハ
ンスメント・モード・トランジスタＭ１のトレインおよ
びゲートに接続されている。

Ｍｌと同じ型の２つの付加的Ｐ型エンノ＼ンスメント・
モード・トランジスタＭ３、Ｍ５のソースもまた正の電
源Ｖｐ、に接続されている。

３つのトランジスタＭ１、Ｍ３、Ｍ５のゲートは共にＭ
ｌのドレインに接続されている。

Ｍ３のトレインはそのソースが負の電源Ｖ。

に接続されているＮ型エンハンスメント・モード・トラ
ンジスタＭ４のドレインに接続されている。Ｍ４と同じ
他のＮ型エンハンスメント・モード・トランジスタＭ６
のソース社員の電源ＮＮ　に接続されている。Ｍ４およ
びＭ６のゲートはＭ４のトレインに接続されている。１
対の抵抗Ｒ，およびＲＬは共通基準ノードを有してＭ５
およびＭ６のドレインの間に直列に接続されている。Ｍ
５のドレインはＶｔ）Ｉ出力ノード３６を提供し、Ｍ６
のドレインはｖｔｒ、出力ノード３８を提供する。これ
らノード３６．３８は第１図に示すようにトランスミッ
ション・ゲート２０．２２に直接接続されている。

トランジスタＭ１およびＭ５が高い閾値基準電圧ＶｔＨ
に対する電流ミラー回路を形成することが理解されよう
。トランジスタＭ３はＮ型トランジス９Ｍ４に対する電
流ミラーを構成する。Ｍｌを流れる電流は、Ｍ３および
Ｍ５のゲートおよびソース電圧が共通であるので、Ｍ３
およびＭ５（ｉ７流れる箱応する等しい電流となるら　
トランジスタＭ４およびＭ６は同様に低い閾値基準電圧
ｖｔＬに対する電流ミラーを形成する。Ｍ３およびＭ４
の導通路は直列なので、Ｍ４およびＭ６を流れる電流は
Ｍ３およびＭ５を流れる′電流と同一である。

従って予め定められた関係２有する電流が抵抗ＲＨおよ
びＲＬに流れる。Ｖｔ）ｌまたはＶｊＬの特定の値はＲ
ＨおよびＲＬの抵抗値勿適当に選択することによシ容易
に決定される。定常状態にあっては抵抗Ｒ）ｌ　および
ＲＬ　ｋ流れる電流は一定であり、トランスミッション
・ゲート２０．２２のスイッチングの影響を受けない。

何故ならばトランスミッション・ケート２０．２２は比
較器１２の高インピーダンス閾値電圧入力ポート１６に
接続されているからである。

ある情況の下では、トランスミッション・ゲート２０．
２２のスイッチングまたはトリガ１０と関連する他の装
置によって導入される過渡電圧を阻止するだめに回路２
６にバッファ回路を設けることが望ましいことがある。

このような保護回路の一形態が第２図に点想で示されて
いる。１対のコンデンサＣＨ％ＣＬが過渡電圧抑圧のた
め抵抗ＲＨ，ＲＬの両端に夫々並列に接続されている。

ＶｔＨ出力ノードはそのドレインが正の電源Ｖｐ　Ｋ接
続され、そのソースが能動負荷デバイスＭ８を通して負
の電源ＶＮ　に接続されているＮ型ディプリーション・
モード・バッファ・トランジスタＭ７に接続されている
。Ｖｔｒ、出力ノードはそのドレインが正の電源ｖＰに
接続され、そのソースが能動負荷デバイスＭＩＯを通し
て負の電源Ｎ、に接続されているＮ型ディプリーション
・モード・バッファ・トランジスタＭ９のケートに接続
されている。これによシ基準電圧ノードＶｔＨはバッフ
ァＭ７のソースとなり、基準電圧ノードｖｔｒ、はバッ
ファＭ９のソースとなる。バッファＭ７およびＭＳはこ
のようにして過渡現象に対する保護を提供する。

本発明は回路１０の高速度比較器１２以外の比較器によ
っても実現することが出来る。

回路１０は比較器として接続された演算増幅器ケ使用す
ることが出来る。更に相補出力を有する比較器【使用す
ることも出来る。その場合にはインバータ２４は不要で
ある。何故ならばトランスミッション・ゲート２０，２
２は夫々別個の出力によって直接動作し得るからである
。

第１図のトリ力回路１０において、トランスミッション
・ゲート２０．２２は″開く前に閉じる′″ような手段
を設けなくとも動作するが、オーバラップなしに動作す
るよう周知の仕方で回路ケ変形することも可能である。

これは例えば比較器１２の出力ボート１８とトランスミ
ッション・ゲート２０．２２の一方または両方の制御入
力の間に適当なラッチ回路または他の制御インタフニー
スケ設けることにより実現される。

第２図の回路２６の演算増幅器２８の基準電圧Ｖｒｅｆ
　は演算増幅器２８の差動入力トランジスタを不整合状
態とすることによ多安定したオフセット電圧入力を発生
させるという通常の方法により提供される。これにより
トランジスタＭ２の導通路にでット電流が形成され、閾
値電圧ＶｔＨおよびＶｔＬが決定される。

第２図の回路２６では抵４’ｊＣＲＨおよびＲＬは類似
の値を有し、トランジスタＭｌ、ＭＳ、Ｍ４、ＭＳおよ
びＭ６はすべて類似の幾何学的大きさを有しているが、
閾値電圧ＶｔＨおよびＶｔＬはまた抵抗の値が等しくな
い装置およびトランジスタＭ１、ＭＳ、Ｍ４、ＭＳおよ
びＭ６が１以外の電流比ケ提供するように適当にスケー
リングされた幾何学的大きさを有する装置によっても決
定し得ることは当業者にあっては明らかである。

第２図の回路２６はＰチャネル・トランジスタのバルク
領域が正の電源ｖＰ　に接続されているＰタブＣＭ　Ｏ
Ｓ技術により実現される。

Ｎチャネル・トランジスタのバルク領域はそのソースに
接続されているが、他の適当な電圧に接続されていても
よい。回路２６は同様にＮチャネル・トランジスタのバ
ルク領域が負の電源ＶＮ　に接続されているＮタブＣＭ
Ｏ３技術により実現される。Ｐチャネル・［・ランジス
タのバルク領域はそのソースまたは他の適当な電圧に接
続されていてよい。

回路２６は当業者に８つでは逆の電尋極性を有するトラ
ンジスタの導通チャネルを用いてその鏡像関係にある回
路として蓉易に再設計するととが出来る。またバイポー
ラ・トランジスタで容易に実現することも出来る。

トリガ回路１０は相補的トランジスタ対の形態？したト
ランスミッション・ゲート２０．２２を有しているが、
単一のトランジスタまたは他の適当な成子スイッチであ
ってもよい。

第１図のトリガ回路１０は閾値電圧Ｖｔ）ｌおよびＶｔ
Ｌが同じ極性となるよう修正することが出来る。これは
例えば電源回路が一つの場合に望ましいことである。こ
れで実現する一つの方法として、伺ガロ的トランジスタ
および抵抗全電源の一つと地気の間に直列に接続し、要
望される極性に応じてトランジスタＭ　５と抵抗ＲＨ１
またはトランジスタＭ６と抵抗ＲＬとに並列に接続する
方法がある。

【図面の簡単な説明】

第１図は本発明の一実施例に従うシュミツト・トリガ回
路の簡単化された機能回路図、第２図は第１図の回路の
電圧閾値として使用される基準′社圧金発生する回路の
様式図である。 〔主要部の符号の説明〕

Claims (1)

1. 【特許請求の範囲】 １　信号入力ポート（例え、ば１４）と、閾値レベル入
   力ポート（例えば１６）と、出力ポート（例えば１８）
   とを有し、入力信号が前記閾値レベルよシ以上か、以下
   −であるかに従って２進出力を形成し、夫々の上昇（Ｖ
   ｔＨ）および下降（ｖｔｂ　）入力信号に対する第１お
   よび第２の基準レベルを有する比較器を含むトリガ回路
   において。 第１のスイッチ（例えば２０）が前記閾値レベル入力ポ
   ート（例えば１６）および前記第１の基準レベル（Ｖｔ
   Ｈ）の間に接続されており、該第１のスイッチは前記比
   較器の一方の２進出力状態に応動し； 第２のスイッチ（例えば２２）が前記閾値レベル入力ポ
   ート（例えば１６）と前記第２の基準レベル（ＶｔＬ）
   の間に接続されておシ、該第２のスイッチは前記比較器
   の相補出力状態に応動すること全特徴とするトリガ回路
   。 ２、特許請求の範囲第１項記載のトリ力回路において、 前記第１のスイッチ（例えば２０）はインバータ（例え
   ば２４）を通して前記比較器（例えば１２）の出力に接
   続された制御導線ケ有し： 前記第２のスイッチ（例えば２２）は前記比較器の出力
   に直接接続された制御導線を有していることを特徴とす
   るトリガ回路。 ３　特許請求の範囲第２項記載のトリ力回路において、 前記第１（例えば２０）および第２（例えば２２）のス
   イッチはトランスミッション・ゲートとして接続された
   相補的トランジスタ対であることを特徴とするトリガ回
   路。