JPS6097384A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPS6097384A JPS6097384A JP58205285A JP20528583A JPS6097384A JP S6097384 A JPS6097384 A JP S6097384A JP 58205285 A JP58205285 A JP 58205285A JP 20528583 A JP20528583 A JP 20528583A JP S6097384 A JPS6097384 A JP S6097384A
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- JP
- Japan
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- gate
- selection transistor
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- liquid crystal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
オニ発明は画素毎にトランジスタ金；汀するマトリクス
型液晶画像表示装置１イのライン欠陥対策と静電気保脇
対策に関する。
型液晶画像表示装置１イのライン欠陥対策と静電気保脇
対策に関する。
薄膜ヲ用い几トランジスタ了レイによる液−ｘ 表示装
置において、従来外ゲートラインと信号ラインはそれぞ
れの交叉部で画素選択トランジスタのゲート絶縁溝を通
して繋がっておＶ、任戸の両累５５４択トランジスタの
ゲート絶縁破膜が生じた際、信号電圧はライン間を通し
てゲート信号電圧に引か牡、Ｉ！！＜！１ＩＩＩ（ｌ！
ＩかうＪＦ、 ’ＣＷｔ壊画素より後ノライン上の画：
％（は、唱１ｕＩＪさ２１．ず、両面上にライン欠陥と
して現われる。また外部からの静屯シ（衝撃から画素ト
ランジスタ（１１゛￥にゲート領域）奮伯冗（りするい
わゆる保護回路が内蔵さｎている４１１１債のものけ少
なく１現在画素トランジスタの性能アップのためゲート
絶縁膜はよシ薄いものが望摩れる傾向罠あることから、
不良となる［ｌ！ ’ＪＡの数が増すことが予Ｂ’＋！
ｌされる。
置において、従来外ゲートラインと信号ラインはそれぞ
れの交叉部で画素選択トランジスタのゲート絶縁溝を通
して繋がっておＶ、任戸の両累５５４択トランジスタの
ゲート絶縁破膜が生じた際、信号電圧はライン間を通し
てゲート信号電圧に引か牡、Ｉ！！＜！１ＩＩＩ（ｌ！
ＩかうＪＦ、 ’ＣＷｔ壊画素より後ノライン上の画：
％（は、唱１ｕＩＪさ２１．ず、両面上にライン欠陥と
して現われる。また外部からの静屯シ（衝撃から画素ト
ランジスタ（１１゛￥にゲート領域）奮伯冗（りするい
わゆる保護回路が内蔵さｎている４１１１債のものけ少
なく１現在画素トランジスタの性能アップのためゲート
絶縁膜はよシ薄いものが望摩れる傾向罠あることから、
不良となる［ｌ！ ’ＪＡの数が増すことが予Ｂ’＋！
ｌされる。
第１図に示さ牡るのは、従来の薄膜トランジスタを用い
た表示装置の画ヌζ部における回路図で、了ド１ノス用
のゲートライン１と信号ライン２の交叉部に画素選択ト
ランジスタ３が配さ１１−ｓ １３ｉｓ記画素選択トラ
ンジスタ３のドレインには液晶領域４とコンデンサ５の
一１’ｉ！Ａが接続され他端はコモン電１１丞６で共通
となっている。
た表示装置の画ヌζ部における回路図で、了ド１ノス用
のゲートライン１と信号ライン２の交叉部に画素選択ト
ランジスタ３が配さ１１−ｓ １３ｉｓ記画素選択トラ
ンジスタ３のドレインには液晶領域４とコンデンサ５の
一１’ｉ！Ａが接続され他端はコモン電１１丞６で共通
となっている。
ゲートラインから見た入力インピーダンスは高（、ケー
トラインに青′ｉＩ′屯夕Ｘ、衝撃が刃口わつ１ｃ基Ａ
合、ケート絶縁膜の破壊が生じる可能性は太きい、また
口ｉ記の様にして又は製造工程中に生じたゲート絶縁！
ｌＩ（の破壊はゲートラインと信号ラインのショートを
引き起こし、片側のラインの電位にもう一方のラインの
電位が影ＪＥＪ ｆ及ぼしライン欠陥を生じさせる原因
となっている。
トラインに青′ｉＩ′屯夕Ｘ、衝撃が刃口わつ１ｃ基Ａ
合、ケート絶縁膜の破壊が生じる可能性は太きい、また
口ｉ記の様にして又は製造工程中に生じたゲート絶縁！
ｌＩ（の破壊はゲートラインと信号ラインのショートを
引き起こし、片側のラインの電位にもう一方のラインの
電位が影ＪＥＪ ｆ及ぼしライン欠陥を生じさせる原因
となっている。
不発明はこ扛らの欠点を除去するｆｔめなさｒｔ７ｃも
ので、任意の画素選択トランジスタのゲート絶縁膜の破
嘆が生じた時、ゲートラインと４３号ラインのショート
な防ぎライン間の′ｔｌ（位の影響ｔな（しライン欠陥
が生じるの會防止するとともに、ゲートラインからの静
電Ｚ衝撃の侵入圧よる画素選状トランジスタの破トな全
緩和することｔ目的とするものでβる。
ので、任意の画素選択トランジスタのゲート絶縁膜の破
嘆が生じた時、ゲートラインと４３号ラインのショート
な防ぎライン間の′ｔｌ（位の影響ｔな（しライン欠陥
が生じるの會防止するとともに、ゲートラインからの静
電Ｚ衝撃の侵入圧よる画素選状トランジスタの破トな全
緩和することｔ目的とするものでβる。
以下、図面を用いて本発明のり５施例を詳Ｋ（１１に説
明する。
明する。
第２図は、不発明の一実施例による表示装置４の画素部
の構原回路図で、ゲートライン１と画素選択トランジス
タ３のゲート電；永との間に抵抗素子７が挿入されてい
る。ｆｉｉｌ ｆｉｉｊ抵抗累子７の抵抗値としてけｆ
・ｌＪえば、イバ号ライン２と接続されている信号駆動
回路の出力インピーダンス（例えば２００にΩ）より充
分大きな値〔例えば２ＭΩ以上〕でかつ、ｎ１１記抵抗
素子の抵抗値とゲートとドレイン間の容量器によって決
まるＯＲ時定数が、ゲート１３号のパルス１情（例えば
６３．５／７８）より充分小さい（例えば１０μｓ）個
を選べば、実夕１１上ｆｊＩ１作に支障を来たすことは
ない。
の構原回路図で、ゲートライン１と画素選択トランジス
タ３のゲート電；永との間に抵抗素子７が挿入されてい
る。ｆｉｉｌ ｆｉｉｊ抵抗累子７の抵抗値としてけｆ
・ｌＪえば、イバ号ライン２と接続されている信号駆動
回路の出力インピーダンス（例えば２００にΩ）より充
分大きな値〔例えば２ＭΩ以上〕でかつ、ｎ１１記抵抗
素子の抵抗値とゲートとドレイン間の容量器によって決
まるＯＲ時定数が、ゲート１３号のパルス１情（例えば
６３．５／７８）より充分小さい（例えば１０μｓ）個
を選べば、実夕１１上ｆｊＩ１作に支障を来たすことは
ない。
４１３図に示されるのは、本発明で使う画素ｙ８択トラ
ンジスタの４７タ造断面図ア、絶縁基板１１の上に形成
されたゲート領域１２の上にゲート絶縁膜１３全介して
薄膜チャンネル層１４が形成され、層間絶縁膜１５の一
部ｒ穴あけした後オーミック接続用の不純物ドーピング
ｔはどこした薄ＪＪｉ ）ｊＷ １６ ’ｃ形反しソー
ス及びドレイ／電極１７に湿原する。第４図は不発明の
一実施例に訃ける表示装置の画素選択トランジスタのゲ
ート領域とゲートラインとの間に挿入される抵抗素子の
イｊり造断面図で、基本ｎｔ１には第３１図で示し１ヒ
両５）５１３１尺トランジスタｒ製造する際の工程の一
部忙除（だけで容易に作り込むことができる、実際抵抗
体としてｋよ不純物ドーピングをほどこした薄膜層１６
ｒ用いており、抵抗値の制御性も高く自由度も大きい。
ンジスタの４７タ造断面図ア、絶縁基板１１の上に形成
されたゲート領域１２の上にゲート絶縁膜１３全介して
薄膜チャンネル層１４が形成され、層間絶縁膜１５の一
部ｒ穴あけした後オーミック接続用の不純物ドーピング
ｔはどこした薄ＪＪｉ ）ｊＷ １６ ’ｃ形反しソー
ス及びドレイ／電極１７に湿原する。第４図は不発明の
一実施例に訃ける表示装置の画素選択トランジスタのゲ
ート領域とゲートラインとの間に挿入される抵抗素子の
イｊり造断面図で、基本ｎｔ１には第３１図で示し１ヒ
両５）５１３１尺トランジスタｒ製造する際の工程の一
部忙除（だけで容易に作り込むことができる、実際抵抗
体としてｋよ不純物ドーピングをほどこした薄膜層１６
ｒ用いており、抵抗値の制御性も高く自由度も大きい。
ｉｌ＋＋Ｉ記抵抗素子の効果として、ゲートラインから
画素選択トランジスタを見た」ハ合のＯＲ時定数は抵抗
素子が無い場合と比較して、大き（なリゲートラインか
ら偵入する静′ＣＩＬ気衝！ｉ＜＜ ２人幅に緩和する
ことが挙げらオする。また〕１夕１画素選択トランジス
タのゲート絶縁＋Ｉ；！の破膜が生じた際、ゲートライ
ンと信器ライン相互の電位の影響は信号ラインに接キ１
ｉされる。１１パｊＱ回路の出力インピーダンスよりゲ
ートラインと４３号ラインのライン間抵抗が充分大きい
」ハ合、極めて小さく他の画素の動作に悪影響を及（丁
すことはない。
画素選択トランジスタを見た」ハ合のＯＲ時定数は抵抗
素子が無い場合と比較して、大き（なリゲートラインか
ら偵入する静′ＣＩＬ気衝！ｉ＜＜ ２人幅に緩和する
ことが挙げらオする。また〕１夕１画素選択トランジス
タのゲート絶縁＋Ｉ；！の破膜が生じた際、ゲートライ
ンと信器ライン相互の電位の影響は信号ラインに接キ１
ｉされる。１１パｊＱ回路の出力インピーダンスよりゲ
ートラインと４３号ラインのライン間抵抗が充分大きい
」ハ合、極めて小さく他の画素の動作に悪影響を及（丁
すことはない。
従ってライン欠陥は両紫一つの欠陥として救済すること
ができ、画像表示効果に落とすＩｂ配＋：］：少ない。
ができ、画像表示効果に落とすＩｂ配＋：］：少ない。
以上のごとく、不発明によ和７は夕（１；シからの静電
５へｆＩｉｉｉ撃に比較的強く、かつ画、；七選択トラ
ンジスタのゲートｆ５縁膜破壊時に訃いてもライン欠陥
を生じにくい表示装置１：ＣがＤｒ米の製１告エイ′を
７増１−ことなしに作ることができる。
５へｆＩｉｉｉ撃に比較的強く、かつ画、；七選択トラ
ンジスタのゲートｆ５縁膜破壊時に訃いてもライン欠陥
を生じにくい表示装置１：ＣがＤｒ米の製１告エイ′を
７増１−ことなしに作ることができる。
ｒｊＴ １１ｊ）は１：、従来のマトリクス配列した画
素１σに画ぶ選択トランジスタを有する液晶７に￥装置
の画素部に卦ける構ＪｊＷ回路図で、ｓ＋ｙ２しｌ ｉ
ｔｌ、不発明の一実施例による液晶表示装置の画素部に
おける構成回路図、第３図は不発明の一実施１？ｌに使
われる画素選択トランジスタの４＋’、ｌ ｉｉ冒ノ１
面図であり、爪４図は不発ｒＪ］の一実施例における液
晶表示長Ｍｔのゲートラインと画素選択トランジスタの
ゲート領域の間に挿入される抵抗素子の構造断面図であ
る。 １、。ゲートライン ２゜、信号ライン ３゜１画素選択トランジスタ ４、。液晶領域 ５１．コンデンサ ６８．コモン電極 ７１．抵抗素子 １１ 、。絶縁基板 １２１．ゲート領域 Ｊ３１．ゲート絶縁＋１ｆｆ １４１．薄１１１￥ｆチャンネル領域 １５−− ＩＩ′を同胞縁、ｌ１４Ｊ １Ｇ、。不、ｆｌ′Ｉｌ物ドーピノド−ピング膜層１７
０．ソース及びドレインｆＩ極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 筋 子１図 筋３１’Ｙｊ 弔２図 ｑ’ｌ’、−１１ｊｌ
素１σに画ぶ選択トランジスタを有する液晶７に￥装置
の画素部に卦ける構ＪｊＷ回路図で、ｓ＋ｙ２しｌ ｉ
ｔｌ、不発明の一実施例による液晶表示装置の画素部に
おける構成回路図、第３図は不発明の一実施１？ｌに使
われる画素選択トランジスタの４＋’、ｌ ｉｉ冒ノ１
面図であり、爪４図は不発ｒＪ］の一実施例における液
晶表示長Ｍｔのゲートラインと画素選択トランジスタの
ゲート領域の間に挿入される抵抗素子の構造断面図であ
る。 １、。ゲートライン ２゜、信号ライン ３゜１画素選択トランジスタ ４、。液晶領域 ５１．コンデンサ ６８．コモン電極 ７１．抵抗素子 １１ 、。絶縁基板 １２１．ゲート領域 Ｊ３１．ゲート絶縁＋１ｆｆ １４１．薄１１１￥ｆチャンネル領域 １５−− ＩＩ′を同胞縁、ｌ１４Ｊ １Ｇ、。不、ｆｌ′Ｉｌ物ドーピノド−ピング膜層１７
０．ソース及びドレインｆＩ極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 筋 子１図 筋３１’Ｙｊ 弔２図 ｑ’ｌ’、−１１ｊｌ
Claims (3)
- （１）、マトリクス配列した各画素毎に画素選択トラン
ジスタ’！［’Ｌ、各画素選択トランジスタのソースは
列毎に共通な信号ラインに接続され、各画素選択トラン
ジスタのゲートは行毎に共通なゲートラインに接続さ２
１．ている薄膜表示装置において、前記ゲートラインと
各画素選択トランジスタのゲートの間に各画素毎に、抵
抗素子を挿入し１ヒこと七特徴とする液晶表示装置。 - （２）、前記抵抗素子が、信号ジインに接続される信号
、％［７ｉｉυ回路の出力インピーダンスより充分大き
く、かつゲートラインから、各画素選択トランジスタの
ゲートヲ見た時の抵抗と容量で決定される時足数がゲー
ト信号のパルス巾よ’） ５Ｆ’分小さいこと全特徴と
するｌ［￥）ｉ’ｌ’ Ｎ、請求の範囲第１項記載の液
晶表示装置。 - （３） 、 ｉ＋前記抵抗素子が不純物、ドーピングさ
れた薄膜半導体層で形成されていることを特徴とする特
許請求の範囲第２項記ＩＩＩ＜の液晶表示装置ｉ（。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205285A JPS6097384A (ja) | 1983-11-01 | 1983-11-01 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205285A JPS6097384A (ja) | 1983-11-01 | 1983-11-01 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097384A true JPS6097384A (ja) | 1985-05-31 |
Family
ID=16504439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58205285A Pending JPS6097384A (ja) | 1983-11-01 | 1983-11-01 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097384A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228491A (ja) * | 1985-04-02 | 1986-10-11 | 株式会社日立製作所 | 表示装置 |
| US7928946B2 (en) | 1991-06-14 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863988A (ja) * | 1981-09-30 | 1983-04-16 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | デイスプレイ装置 |
-
1983
- 1983-11-01 JP JP58205285A patent/JPS6097384A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863988A (ja) * | 1981-09-30 | 1983-04-16 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | デイスプレイ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228491A (ja) * | 1985-04-02 | 1986-10-11 | 株式会社日立製作所 | 表示装置 |
| US7928946B2 (en) | 1991-06-14 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
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