JPS6097436A

JPS6097436A - 丸め制御回路

Info

Publication number: JPS6097436A
Application number: JP58205214A
Authority: JP
Inventors: Toshiya Takahashi; 利也高橋
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-11-01
Filing date: 1983-11-01
Publication date: 1985-05-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は浮動小数点演算における丸め処理回路に関する
ものである。

一般に浮動小数点データのフォーマットは第１図に示さ
れるようにフィールドを符号部、指数部、仮数部に分離
して表現される。浮動小数点データでの四則演算におい
ては、その演算過程で、決められた仮数部のデータ長を
越える場合が頻繁に起こる。例えば、浮動小数点の乗算
の場合には仮数部は掛は算となり、真の仮数の演詐結果
は表わし得る仮数データ長の２倍のデータ長となる。こ
の時、真の演算結果を表わし得る仮数データ長内に収め
ようとするのが丸め処理であり、この丸め処理を経て最
終演算結果を得ることになる。

通常、浮動小数点データを扱う計算機においては演算過
程で、仮数部の最下位ビットよりあふれるデータを何ら
かの形で記憶しておく為の手段を有し、あふれ出たデー
タの内容及び丸めのモードにより、仮数部の途中結果を
切り上げるかもしくは切り捨てるかして最終演算結果を
得る。すなわち、丸め処理では、丸めモードと、あふれ
出たデータの内容とにより、仮数部の途中結果に１を加
えるか、そのままにするかに帰着する。

しかしながら、第２図に示されるように仮数部の途中結
果がオール「】」であるようなデータを丸める場合には
ｌを加えることによって、キャリーが発生し、仮数部は
オール「０」となる。これは仮数部の最上位ピットより
桁あふれを生じたことであり仮数データを「ｌＯＯ・・
・・・・０」と補正し。

ならびに指数のインクリメントが行なわれなければなら
な（・１、従って、上記の特殊な場合を考慮して丸め処
理を行なう必要がある。

従来１、丸め処理は第３図に示されるフローチャートの
手順に従（・、仮数をインクリメントした後に、その結
果のキャリーを見て指数をインクリメントするかどうか
を決めていた。従って、大量の浮動小数点データを扱う
場合、丸め処理で仮数を１インクリメントした結果のキ
ャリーが「１」になるようなことは頻繁には起こらない
が、これを考慮して仮数を１インクリメントした後にキ
ャリーをチェックしなければならず、キャリーをチェ、
りするのに要する時間も丸め処理時間に含まれていた。

さらに、仮数を１インクリメントした結果、キャリーが
「１」となった場合には仮数及び指数の補正を行々う為
、丸め処理全体で約２倍の時間を要することになり、処
理速度を著しく低下させる欠点があった。

本発明は仮数のインクリメントを行なう前に、仮数デー
タがインクリメントされてキャリーを出力するかどうか
を検知することにより上記欠点を解決し、丸め処理を高
速にできるようにした丸め制御回路を提供するものであ
る。

上記目的を達成する為に、本発明の丸め制御回路は、浮
動小数点データの下位桁あふれに対して切上げか切捨て
かを判定する判定回路と、仮数データが全ピット論理「
１」であることを検出する検出回路と、仮数部の加算器
と、指数部の加算器とを有し、浮動小数点データが前記
判定回路により切上げと判定され、かつ前記検出回路に
より仮数データが全ビット論理ｒｌＪであることが検出
された場合に指数データを前記指数部の加算器で１イン
クリメントしかつ仮数データの最上位ビ。

トを強制的に論理「１」とすることを特徴とする。

以下に本発明の一実施例を図面に基いて説明する。第４
図は本発明の一実施例のブロック図である。第４図を参
照すると本発明の第１の実施例は丸め処理前の仮数デー
タを格納する２４ビツト長のレジスタ１０１と、仮数デ
ータの下位あぶれを記憶する３ビツトの丸め用レジスタ
１０２と、丸めのモードを記憶する２ビツト長の丸めモ
ードレジスタ１０３と、仮数の符号を記憶する符号ピッ
ト１０４と、前記２４ビツト長のレジスタ１０１の最下
位ピット、前記丸め用レジスタ１０２０３ビツトデータ
、前記丸めモードレジスタ１０３の２ビツトデータ、及
び前記符号ピット１０４０１ビツトデータを入力し仮数
データを切り上げるか切り捨てるかを判定する切上げ／
切捨て判定回路１０５と、前記２４ビツト長のレジスタ
１０１の２４ビツトデータ、及び切上げ／切捨て判定回
路１０５の出力である判定信号１０６を入力し仮数デー
タを丸めた場合に桁上りがあるかどうかを検出する桁上
げ先見回路］０７と、前記２４ビツト長のレジスタ１０
１の２４ビツトデータを仮数データバス１０８を介して
入力し、前記判定信号１０６によってインクリメントを
行なう２４ビツト長の仮数部加算器１０９と、２４ビツ
ト長定数「１００・・・・・・０」を発生する定数発生
回路１１０と、前記桁上げ先見回路１０７の出力である
桁上げ信号１１１によって前記定数発生回路１１０の内
容を前記仮数データバス１０８に出力させるゲー）１１
２と、前記桁上げ先見回路１０７の出力である桁上げ信
号１１１によって前記仮数部加算器１０９の演算結果を
前記仮数データバス１０８に出力させるゲー）１１３と
、丸め処Ｗｌの仮数データを格納する２４ビツト長のＶ
ラスタ１１４と、丸め処理前の指数データを格納する７
ビツト長のレジスタ１１５と、前記７ビツト長長のレジ
スタ１１５の７ビツトデータを指数データバス１１６を
介して入力し、前記桁上げ信号１１１によってインクリ
メントを行ガ５７ビツト長の指数部加算器１１７と、丸
め処理後の指数データを格納する７ビツト長のレジスタ
１１８とを含む。次に第１の実施例の動作を第４図及び
第５図を参照して詳細に説明する１、第５図は第１の実
施例における丸め処理過程を示す簡単なタイミング図で
ある。

まずＴ１のダ２の期間に丸め処理前の仮数部データ、指
数部データ、符号がそれぞれＶジメタ１０１１レジスク
１１５＊ｎ号ビット１０４に格納される。

またＴ１の戸２期間までには周定の丸めモードが丸めモ
ードレジスタ１０３に格納され′Ｃ（・る。次にＴ１の
グ１の期間で切上げ／切捨て判定回路１０５と桁上げ先
見回路１０７とが動作する。つまり、切上げ／切捨て判
定回路１０５では丸めモードレジスタ１０３内のデータ
と丸め用レジスタ１０２内のデータと符号ビット１０４
かもの符号データとを入力し、浮動小数点データを丸め
るのに第１表に示される論理に従って、切り上げるか切
り捨てるかを判定し、切り上げであれば判定信号１０６
を「１」で出力し、切り捨てであれば判定信号１０６を
「０」で出力する。また桁上げ先見回路１０７ではレジ
スタ１０１内の２４ビツト長板数データと前記判定１６
号１０６とを入力し。

丸め処理において、仮数の桁あぶれが発生するがどうか
を事前に検出する。すなわち、２４ビツト長板数データ
がオール「１」でかっＭＲ’＋Ｍ−ｆ−！ｔ１０６が「
ｌ」となる状］ＭＴｈ検出する。桁あふれが発生すると
わかれは前記桁上は信号１１１を「１」で出力し、桁あ
ぶれが発生しな（・とゎかれは前記桁上げ信号１１１を
「Ｏｌて出力する。さらにＴ　１のＯｌの期間にお（・
又、仮数部はレジスフ１０１０２４ピツトテータが仮数
データバス１０８　ｆ（通って仮数部加算器１０９洗ラ
ツチされ、指数部はレジスタｌ１５の７ビツトデータが
指数データバス１１６を通って指数部データ、１１７に
２ツチされる。次にＴ２の１；２ｊｌＪｊ間で仮数１ｊ
ＩＸ７Ｉｌ＃　ａ　ｌ　Ｏ９（！：指数敷部ｎ器１１７
とが動作する。この時仮数部加算器１０９においては切
上け／切捨″′Ｃ判定＋Ｐｌ路１０５から出力されてい
る判定信号１０６を最下位ビットのキャリー人カとじて
使う。すなわち、判定信号１０６が「ｌ」であれは仮数
部加算器１０９は前タイミングで２ツチした仮数データ
を１インクリメントする。逆に、判定信号１０６が「０
」であれば仮数部加算器１０９は前タイミングでラッチ
した仮数データをインクリメントせずにそのままの形と
して残す。また指数部加算器１１７においては桁上げ先
見回路１０７から出力されている桁上げ信号１１１を最
下位ビットのキャリー人力として使う。すなわち、桁Ｊ
信曳１１が「１士あれば、指数部加算器１１７は前タイ
ミングでラッチした指数データを１インクリメントする
。逆に桁上げ信号１１１が「０」であれば指数部加算器
１１７は前タイミングでラッチした指数データをインク
リメントせずにそのままの形として残す。最後に、Ｔ２
のダ１期間で仮数部はレジスタ１１４に丸め後の仮数デ
ータが転送され、指数部はレジスタ１１８に丸め後の指
数データが転送される。この時仮数部においては前タイ
ミングで出力された桁上げ信号１１１が「０」であれば
ゲート１１３がオンして、仮数部加算器１０９での演算
結果が仮数データバス１０８を介してレジスタ１１４に
転送される。逆に桁上げ信号１１１が「１」であればゲ
ート１１２がオンして、定数発生回路１１０内に格納さ
れている２４ピツト長定数「１００・・・・・・０」が
仮数データバス１０８を介してレジスタ１１４に転送さ
れる。また指数部においては指数部加算器１１７での演
算結果が指数データバス１１６を介してレジスタ１１８
に転送される。

従って、浮動小数点データを丸めて、所定のレジスタに
格納するのに２クロツクで済んでしま（・、丸め処理が
極めて高速に実現できる。

第６図は第４図における切上げ／切捨て判定回路１０５
を具体的に構成した場合の回路図の一例である。また第
１表は前記切上げ／切捨て判定回１１８１０５の働きを
論理的に表わしたものである。

切上げ／切捨て判定回路１０５は丸めモードを示すＲＭ
ＩとＲＭＯと、丸め用ビットＧ、Ｒ’、Ｓと丸め前板敷
部データの最下位ビットであるり。と仮数部データの符
号を示すＢｉｇｎとを入力し、第７図に示される論理図
に従い１判定信号１０６を出力するものである。丸めモ
ードにつ（・てはＲＭＩとＲ，ＭＯの値により最近似、
−〇〇大方向、＋００大方向、０方向丸めの４種を規定
している。また丸め用の３ビ、トはそれぞれ重み付けが
されていて仮数データの最下位ビットＤ０の％がＧでＫ
が几で、Ｓは仮数データとＧとＲより下位に桁あぶれを
生じたデータビットの論理和である。

第８図は第４図における桁上げ先見回路１０７を具体的
に構成した場合の回路図の一例である。

桁上げ先見回路１０７は、２４ビツト長の仮数部データ
Ｄ、、、　Ｄ、、・・・・・・Ｄｏ　と前記切上げ／切
捨て判定回路１０５かも出力される判定信号１０６とを
入力し、桁上げ信号１１１を出力するものである。まず
第７図を参照して桁上げ先見回路１０７の構成を示す。

仮数部データＤ、、　、　Ｄ、２・・・・・・ＤＩ。

Ｄｏがそれぞれインバータ素子を通して第２３トランジ
スタ２２３．第２２トランジスタ２２２゜・・・第１ト
ランジスタ２０１．第１トランジスタ２０１のゲートに
接続される。前記第２３トランジスタ２２３〜第０トラ
ンジスタ２００のドレイン側は仮数データオール「ｌ」
検知線２３０で結ばれ、ソース側はそれぞれダ１をゲー
ト信号とするトランジスタを介してグランドに接続され
ている。プリチャージ用トランジスタ２４０はドレイン
側が電源に接続され、ソース側が前記仮数データオール
「１」検知線２３０に接続され、ゲートが０２に接続さ
れている。また前記仮数データオール「１」検知線２３
０はゲート信号が０１の伝達トランジスタ２５０を通し
てインバータ素子２６００Å力側に接続される。前記イ
ンバータ素子２６０の出力は２人力ＮＯＲ素子２７０の
１人力となる。前記２人力ＮＯＲ素子２７０のもう１つ
の入力線は判定信号１０６を反転したものである。

次に桁上げ先見回路１０７の動作を詳細に説明する。ま
ず、０２が「１」の時に仮数データオール「１」検知線
２３０がプリチャージされて「１」となる。次にグ１が
「ｌ」になった時に、仮数データＤ、、　、　Ｄ、・・
・Ｄｌ、　Ｄｏのうち少なくとも１ビツトが「０」であ
れば、そのビットに対応するトランジスタがオンして仮
数データオール「１」検知線２３０がディスチャージさ
れて「０」となり、前記インバータ素子２６０の出力が
「ｌ」となる。

逆に仮数データＩ）ｔｓ　ｔ　Ｉ）ｔｔ・・・Ｄｌ、　
Ｄｏの全ピットがｒｘＪであれば第２３トランジスタ２
２３〜第０トランジスタ２００がすべてオフし、仮数デ
ータオール「１」検知線２３０がチャージされたまま「
１」で、前記インバータ素子２６０の　出力が「０」と
なる。さらに前記インバータ素子２６０の出力が「０」
でかつ判定信号１０６が「１」の時にのみ２人力Ｎ０Ｒ
Ｉ子２７０の出力である桁上げ信号１１１が「１」とな
る、このように本実施例によればどのような浮動小数点デー
タであってもソフトウェアでチェックするということは
せずに、簡単な回路構成により極めて高速に丸め処理を
実現することが可能である。

本実施例では仮数データ２４ビツト長、指数データ７ビ
ツト長の浮動小数点データを取り上げたが、拡張された
フォーマットにお（・ても同様に構成すればよいことは
明らかである。

尚本実施例では２４ビツト長定数「１００・・・０」を
格納した定数発生回路１１０とグー）１１２とゲート１
１３を用いて、桁上げ信号１１１が「１」の時にはゲー
ト１１３を閉じてゲート１１２を開けて定数「１００・
・・０」を仮数データバス１０８に出力するようにして
いたが、グー）１１３を桁上げ信号１１１が「１」の時
にのみ加算器１０９からのデータの最上位ビットを論理
「１」にして２４ビツトデータを仮数データバスｌｏ８
に出力す、るように構成すれは、定数発生回路１１０と
ゲ−）１１２は不用となり、しかも第１寅施例と同等の
効果を得ることができる。

第９図は第１の実施例における定数発生回路１１０とゲ
ート１１２とゲート１１３の働きを他の方法で考えた場
合の回路である。仮数部加算器１０９０２４ビツト出力
結果ｉｔｓ　ｅ　■２２　ｔ・・・■。を仮数データバ
ス１０８に出力する際のデータ出方制御回路１１３′は
第９図に示されるように仮数データバス１０８の最上位
線Ｄｕをドレイン側とし、桁上げ信号１１１の反転信号
をゲートするトランジスタ３３０と、仮数部加算器１０
９０２４ビツト出力結果の最上位ビットであるＸｔＳの
反転信号をゲートとし、ドレイン側を前記トランジスタ
３３０のンースとするトランジスタ３２３と、１１１０
反転化号をゲートとじドレイン側を仮数データバス１０
８のり８．とするトランジスタ３２２と以下同様にＩｏ
の反転信号をゲートとし、ドレイン側を仮数データバス
１０８のり。とするトランジスタ３００とにまり構成さ
れる。ここで仮数部加算器１０９０２４ビツト出力結果
１２３ｓＩ１２・・・■。

を仮数データバス１０８に出力する直前例は仮数データ
バス１０８はフ゛リチャージされて全データ線が「１」
になって（・るとする１、この時桁上げ信号１１１が「
１」である場合には、トランジスタ３３０がオフし、Ｄ
２．はチャージされたまま「］」となり、さらに仮数部
加算器１０９の２４ビット出力結果１１ｍ、■２ｔ・・
・工。はオール「０」とｋることが予想され、トランジ
スタ３２２〜トランジスタ３００がオンし１Ｄ２．〜１
〕。はディスチャージされてすべ゛（「０」となる。逆
に桁上げ信号１１１が「０」である場合にはトランジス
タ３３０はオンし、出力結呆ｔｔｓｔＩｔｔ・・・工。

がそのまま仮数データバス１０８に出力されることは明
らかである。

従って、データ出力制御回路１１３′を用（・でも同等
の効果は得られる、

【図面の簡単な説明】

第１図は浮動小数点データのフォーマット図である。第
２図（ｆま特殊な仮数データ時の丸め処理を示すフロー
図である。、第３図は従来の丸め処理の手順を示すフロ
ーチャートであるｒ第４図は本発明の第１の実施例にお
ける簡単なブロック図である。第５図は本発明の第１の
実施例におけるタイミング図である　第６図ｔｉｔ第４
図における切上げ／切捨て判定回路の一例を示す回路図
であＺ）ｃ第７図は第６図における切上げ／切捨て判定
回路の機能を表わす論理図である。、第８図＆；ＩｊＪ
４図における桁上げ先見回路の一例を示す回路図である
。第９図は第４図における定数発生回路１１０とグー）１
１２とゲート１１３の働きを他の方法で実現した場合の
回路図である。１０１・・・・・・レジスタ、１０２・・・・・・丸め
ビット。１０３・・・・・・丸めモードレジズタ、１０４・・・
・・・符号ビット、１０５・・・・・・切上げ／切捨て
判定回路、１０６・・・・・・判定信号、１０７・・・
・・・桁上げ先見回路、１０８・・・・・・仮数データ
バス、１０９・・・・・・加算器、１１０・・・・・・
レジスタ、１１１・・・・・・桁上げ信号、１１２・・
・・・・ゲート、１　】　３・・・・・・ゲート、　１
１４・・・レジスタ、】１５・・・用レジスタ、１１６
・・・・・・指数データバス、１１７・・・・・・加算
器、１１８・・・・・・レジスタ、２００〜２２３・旧
・・トランジスタ、２３０・・・・・・仮数データオー
ル「１」検知線、２４０・旧・・トランジスタ、２５０
・・・・・・トランジスタ、２６０・・・・・・インバ
ータ素子、２７０・・・・・・２人力ＮＯ几累子、３０
０〜３２３・・・・・・トランジスタ、３３ｏ・・・ト
ランジスタ、１１３′・・・・・・データ出力制御回路
＼、　’５＋’／’ 」旨波都　イ広峡喜ｐ陀　２　図格３　図第４図１Ｔ１１Ｔ２１第Ｓ　図第６　′図／６６簗　８　図砲　９　図

Claims

【特許請求の範囲】

浮動小数点演算の丸め制御回路において、仮数データの
下位桁あふれに対して切上げか切捨てかを判定する判定
回路と、仮数データが全ビット論理「１」であることを
検出する検出回路と、仮数部の加算器と、指数部の加算
器とを有し、浮動小数点データが前記判定回路により切
上げと判定され、かつ前記検出回路により仮数データが
全ビット論理「１」であることが検出された場合に指数
データを前記指数部の加算器でインクリメントし、かつ
仮数データの最上位ビットを強制的に論理・「ｌ」とす
ることを特徴とする丸め制御回路。