JPS6097464A - デジタルデータプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＩＱイブライン接続されたビットレベル処理
セルの収縮１１’ｌ　（ｓｙｓｔ、ｏｌｉｃ　）アレイ
を組み込んだデジタルデータプロセッサにかかる。

ノｇイブライン接続されたビットレベル処理セルの収縮
型アレイは公知であり、例えば英画特許出願公開第２１
０６２８７号に記載されている。この形状のプレイは隣
フ同志で接続された処理セルから成υ必要な外部制御手
段はクロックだけである。

アレイ動作がセル関数、セル相互接続及びデータ伝搬に
よって、規定されるので、コンピュータプログラムは不
要である。収縮型アレイはパラフィン動作と並列処理と
に極めて適しており他の場所での処理中にデータ待ちに
なるアイドルデバイスの個数を少なくすることができる
。ノ９イブライン接続された動作系列とは先行データエ
レメントが系列を出る前にデータエレメントがて列に入
り得る動作系列を意味する。

先行技術たる英国特許出願公開第２１０６２８７号は、
ｆｌＪ２つの数、　（２）１つの数と１つのベクトル、
（３）２つのベクトル、（４）１つのベクトルと１つの
マトリクス、を互いに乗算するための収縮型アレイゾロ
セッツを開示している。更に、１組の係数によるデータ
の畳込みと相関とが記載されている。これらの従来技術
アレイの各セルは、ビットレベルゲート形全加算器であ
り、横に隣接の各セルから受信した２つの入力データビ
ットを互いに乗算し、直ぐ」二のセルからの累積和ビッ
トと１つ下の桁のビットの演算から得られたキヤＩＪ−
ビットとに前記の積を乗算し、その結果を１つ下のセル
に出力して新しいキャリービットを生成する。左脚及び
右隣のセルから先に入力されていたデータビットは、右
肯及び左隣のセルに移行する。

キャリービットは、左に伝搬する。データエレメントと
係数とは、アレイの両側にビットシリアル入力され、左
右に互いに逆方向の２つのデータ流を形成する。セルサ
イトで個々のビットレベル相互作用が生じる。処理セル
によって演算され１つの答の中の種々のエレメントに対
応するビットレベル積項を累算するために累算手段が備
えられている。

従来技術のプレイの使用における欠点は、このアレイが
セル冗長度を組み込んでいることである。

即ち、任意の所与の時点で、かなシの数の処理セルが演
算結果に寄与しない事である。入力データ流がアレイ内
を互いに逆方向に伝搬するので、冗長セルはクロツクザ
イクル毎に変化する。然しなから、全体としては任意の
所与の時点での適当な演算にたいして多数の余剰セルが
存在する。

本発明の目的は、従来技術に比較してセル冗長度の少な
いデジタルデータプロセッサを提供することである。

本発明はデータエレメント流に１組の係数を乗算して出
力項を形成するためのデジタルデータプロセラ市を捉供
する。本発明のプロセッサは（１）　各がビットレベル
乗算を実行すべく構成されたビットレベル処理セルの収
縮型アレイと、（２）　アレイ中のビットシリアルデー
タエレメントと係数との間の相互作用を生成する人力手
段と、（３）　出力項の個々のビットに非同時演算分を
合算する累算手段と、 （４）　処理セルと人力手段と累算手段とを制御するだ
めのクロック手段とを含む。

水元ＩＪＪのプロセッサは従来技術に比較してセル冗長
度が少ない小が知見された。

好まＩ〜い具体例で（は、データエレメントと係数とは
ビットシリアル久方され、最下位のビットを前端にし７
”Ｃ人力される。各係数はアレイの各行を反復的に移動
する。

出力ワード成、長を収容するためにデータエレメントと
係数とのワード長に０ピツトを付加して出力項の最大ワ
ード長をＨにするのが好ましい。

入力手段は隣り合うビットと隣りあうワードとの間にゼ
ロビットを介在させてデータと係数とを入力するように
構成されてもよい。その場合、各クロック手段は、各処
理サイクル後に各ワードをアレイの各行に沿ってｌセル
ずつ前進させるように構成されており、連続するデータ
エレメントと係数ワードとが隣り合う行間に入力される
間に累積時間ずれ又は遅れが挿入される。

然しなから、好適具体例によれば、入力手段はゼロピッ
トを挿入しないでワードを入力するように構成され２）
っこの場合、クロック手段は、１つ舒きの処理サイクル
でデータエレメントと係数とを陶接行に前進させるよう
に構成されており、前進した各データエレメントと係数
とが静止したデータエレメント又は係数の各々と相互作
用する。

１つ置きの行のデータエレメントは累積時間遅れを介在
させて入力され１つ置きのサイクルで前進し１４接行の
各々に対する時間遅れを成立させる。

隣接行の各々は次ぎの各サイクルで隣り合う各列によっ
て成立した遅れを除去する。係数に対しては反位相で回
じ入力節？成が使用される。

処理セルは阿フ回志が接続されたゲート形全加ｎ器から
１〜．るりが有オリである。該加算器は、第１及び第２
の１４接セルから２つのデータビットの積を生成し、第
３隣接セルから受信した累積和ビットと１つ下の桁のビ
ットの演算によって得られたキャリービットとに前記ａ
を加算し、その結果を第４隣接ビツトに出力しデータビ
ットを第２及び第１１街接−量二ルに夫々移行させ、ｌ
ザイクル後に１つ上のｔ？ｊのビットの演算に加算する
ための新しいキャリービットを生成１′る。キャリービ
ットｔま以後の演ｊ′ｔで同じセル内で加算されるよう
に再循環されるのが好オし、い。この場合、キャリービ
ットは隣接セルへの出力ビットにならない。出カビット
社、結果又は新しい累積和ビットと共に移行する２種の
入力データ（即ちデータ及び係数）だけである。

累算手段は、出力項の個々のビットへの非同時演算分を
時間合せするためにシフトレジスタの如き遅延手段を組
込んだ全加算器であってもよい。

累算手段はまた、早い演算分又は遅い演算分の通過中に
遅延手段を作動又はパイノＱスするだめのスイッチング
手段を含みイ０る。

データ入力手段はフィードバックラインを介して各係数
をアレイの各行で反復的に循環させるように構成される
のが有利である。フィードバックラインは逐次的ワーｒ
入力を確保する遅延手段を組込んでいる。

１つの具体例によれば、本発明のプロセッサはデータエ
レメントと係数との畳込み又は相関を実行するように構
成されている。この場合、データ入力手段はアレイの各
行からのデータ出力を直後に続く各行に入力すべく転送
するフィードラインを含む。フィードラインは逐次ワー
ｒ入力を確保する遅延手段を組込んでいる。

第２具体例では、本発明プロセッサがマ）　ＩＪクスと
ベクトルとを乗算するように構成されておシ、データエ
レメントはマトリクスエレメントに対応し係数はベクト
ルエレメントに対応する。この具体例で、入力手段はマ
トリクスの各行がアレイの各行を通過するように構成さ
れている。

第３具体例では、本発明プロセッサがマトリクス−マト
リクス積を生成するように構成されている。このプロセ
ッサは各々が第２具体例に従って構成されたマトリクス
−ベクトルサブアレイが縦続されたアレイを組込んでい
る。マトリクスの１つは１組のベクトルと等価であると
して処理され、マトリクスの各行は各サブアレイと対応
し行エレメントの各々ｔ、Ｌザブアレイの各行を再循環
する。

マトリクスの行がザブアレイの各行を順次通過しつつあ
るときに別のマトリクスが入力される。

本発明のプロセッサは、係数又はマトリクスエレメント
の収容数を増加するだめの次元と入カワ−・ド長及び／
又はマトリクス−マトリクス乗算との収容能力を増加す
る次元との双方の次元で縦続可能な１個の集積回路とし
て製造されてもよいっ集積回路は種々の動作モード例え
ば係数ロード、畳込み演算及びマトリクス−ベクトル乗
算の如き適応するだめのプログラマブルなスイツナング
手段を組込んでもよい。

本発明よフ十分に理解するために、添付図面に示すいく
つかの具体例に基いて本発明を非限定的に以下に説明す
る。

第１図の矩形部分ＩＯは従来技術の収縮型アレイを示す
。アレイ１０は例えば正方形１１で示される個々のビッ
トレベル処理セルを含んでおり、（図示していないが）
＠接セルが互いに相互接続されている、アレイｌＯは、
−組の係数ａ（＋）と入力データ流たる変数ｘ（ｎ−ｉ
）とのＮ−魚介込みを実行し、式 で示される連続債を合成するようＫ　ｌｆ’ｌ成されて
いる。但し１式中の係数ａ　（ｉ）とデータワードｘ（
ｎ−１）との各々ｌ−Ｉ：　４ビツトを有する。第１図
でビットの重みはＡＩ）（１）叉はｘｐ（ｎ−ｉ’）に
対して重みの小さい桁から順に整数ｐ＝ｌ＋、１．２又
は３で示されている。

即ち、ｐ＝ｏは最下位ピッ）（ｔａｂ）を示す。

第１図かよ、３ビツトの係数とデータワーＰとの１０点
畳込みを扱った英国特許出願公開第２１０（ｉ２８７号
の第１５図と同様である。

図示のプレイｌＯは、単一時点でのア′−りと係数との
畳込み処理による合成積の生成を示す。アレイｌ　Ｏｉ
、ｌ　ｌ　Ｃｌ行７列のセル１１を有しており、１つの
畳込み点毎に１行のセルが使用される。従来技術のアレ
イｌＯではｍビット幅のデータワードと畳込み係数とに
対しく２ｍ−１）列を要する。

次に第２図によれば、各処理セル１１は、係数ビット及
びキャリービットの入力ライン２１及び２２とデータビ
ット出力ライン２３とを右側に有する１ピツ）　ｙ　−
ト形全加算器から構成されている。ライン２１，２２，
２３は夫々右隣のセルに接続されている。但し、アレイ
ｌＯの右端のセルについては、ライン２１がビットレベ
ル係数入力手段に接続されておシ、キャリー人カライン
２２がゼロに初期設定されており、データ出力ライン２
３は非接続である。

キャリー及び係数の出力ライン２４．２５とデータビッ
ト入力ライン２７とは、Ｆ隣のセルから各セル１１の左
側に接続されている。

アレイｌＯの左端のセルについては、係数出力ライン２
５が非接続であフ、データビット入力ライン２７が（図
示しない）データ入力手段に接続されており、キャリー
出カライン２４が（図示しない）ワ「ド延長手段に接続
されている各セル１１は、累積和の入力及び出力ライン
２８．２９を夫々介１．て直ぐ上及び直ぐ下のセルに接
続されている。但し、上端の行のセルの入力ライン２８
はゼロに初期設定され、下端の行のセルの出力ライン２
９　＆；ｌ：　（図示ｔ７ない）累算手段に接続されて
いる。

セルの入力ライン２１．２２．２７．２Ｂは夫々に１ビ
ツトの記憶ラッテ３０．３１，３２．３３を含む。

アレイ処理ライフル又はクロックサイクル毎に、係数、
キャリー人力、データ及び累禎和人力のビットａ　Ｃ’
、Ｘ及び８′がラッテ３ＯＮ３３から夫々クロックイン
される。（便宜上、ワードとビット添字とを省略し７′
ζ）。セルは、ビットａとＸとの積を演算し、これにキ
ャリービットＣ′と和入力ビット８′との４１１を加算
し、新しいキャリービットＣと累積オロビットＢとを生
成する。ゲート形全加算器の論理量数日、次式で示され
る。

ｃ＝（ｎ、ｘ）、ｓ’＋（ａ、ｘ）、ｃ’＋ａ、’ｃ”
　（２，１）ｓ＝ｓ’ｅ（ａ、ｘ）ｅｃ’　（２，２）
係数ビットａ及びデータビット又は夫々、変化すること
無くライン２５．２３を介して左隣及び右隣のセルに夫
々移行するか、又は該当する隣接セルが存在しないとき
はアレイ１０から出る。新しいキャリービットＣはライ
ン２４を介して左隣のセル又はワード成長手段に出力さ
れ、新しい累積和ビット８はライン２９を介して直ぐ下
のセル又は適当な累算手段に出力される。

次のクロックサイクルで、セル動作が反復される。

再び第１図を参照すると、アレイｌＯは左側からデータ
ワードｘ（ｊ）　（ｊ　＝ｎ−１）の入力を受信し、右
側から係数ワードａ（ｉ）を受信する。データ又は係截
ワーｒの各々は、夫々のビット間にブランク又はゼロを
有する。しかし乍ら、係数ヌはデータワードは対応する
先行ワードの直後に続くので隣シ合うワード間に社ブラ
ンクが存在しない。データワードａ　（ｉ）はアレイ１
０内を左向きに進み、係数ワーＦｘ（ｊ）は右向きに進
む。各クロックサイクル毎に各ワードは次のセル１１に
１ビツトずつ移る。

係数ワーＦａ（１）は最上位ビット（ｍｓｂ）ａ３（ｉ
）を前端にしてアレイ１０に入力され、データワードは
ｔＦｌｂ　ｘｏ（，１）を前端にして入力される。吟接
行への係数入力に伴なうｌセルずつの時間遅れ又はズレ
は、アレイ１０内で下降するに従って累積的に増加する
。即ち、上端の行のセルのａ３（９）は次行のａ３ｔｆ
ｌ）より１セルだけ進んでおり５番目の行のａ３（５）
より４セルだけ進んでいる。各係数Ｒ（ｉ）は各行内で
再循現されており、係数はアレイｌＯに反復的に入力さ
れる。累積時間ズレが存在するので、プレイ１０に対す
る一連の係数人力ブロックを、左方に煩馴した連続平行
四辺形、例えば４０．４１．４２．４３と考えることが
できる。これら平行四辺形は点線で図示されている。平
行四辺形４２は全体が示されており、他の平行四辺形は
一部が示されている。

係数ワードｘ（０）　、　ｘｆｌ）　、　ｘｆ２）　、
、　、の系列が７レイ１０の各行に逐次入力され゛る。

各行への入力は、直下の行への入力に比較して６セルず
つ又は６クロツクサイクルずつ遅れる。図示のアレイ１
０は６６番目の動作サイクルの実行中である。第１動作
サイクルは前端ピッ）　ｘｌ）Ｕが下端の行に入るサイ
クルである。図を見ると、ｚ（（ηが上端の行から出る
前にデータワードｘ（０）〜ｘ（７）がアレイ１０の下
端の行を完全に通過することが理解されよう。

隣ｐ合う行に対する同じデータワードχ（ｊ）の入力間
の６セルずつの時間ズレは、アレイエ０の下から上に向
って累積されるが、各データワードが７セル分に相当す
るので隣υ合う行に対する連続ワードｘ（ｊ）及びｘ（
ｊ＋ｔ）の入力間でアレイ内に１セルの累積時間ズレが
存在するに等しいと考えることができ、分析のためには
この時間ズレを用いるのが便利である。

この考え方に基いて係数平行四辺形４０〜４３と同様に
考察すると、図示の連続するデータワードブロックＵ　
〜ｘ（７１、０〜ｘ（８１、ｘ（０）〜ｘ（９）　＋　
ｘ＜１１〜ｘ（Ｉ虻及びｘ（２）〜ｘａυは点線で示さ
れる右側に傾いた連続する平行四辺形５ｏ、５１．５２
．５３．５４を形成すると考えることができ、平行四辺
形５２（ｘ（０）〜ｘ（９））が完全形で示されており
、他の平行四辺形は部分的に示されている。

データ又は係数の平行四辺形のアレイ用外の部分は、積
算定セル１１に対応しないので実質的には意味をもたな
いことが理解されよう。しかし乍らプロセラ“！Ｊ−１
１＋作が理解ｌ−易いように該部分をも図示した。

第１図にノｉす従来技術の畳込みアレイ１０は以下の如
く動作する。データ及び係数の平行四辺形は、アレイ１
ｏ内の平行四辺形４２と５２との相互作用によって生成
される杓刀−６０の如き菱形相互作用領域で相互作用す
る。平行四辺形４１と５１とは、Ｈ１１分菱形ヌし」三
角形領域６Ｊで相互作用をＩｔは完了しており、平行四
辺形４３と５３とは領域６２で相互作用を開始している
。平行四辺形４０１５０　又は４４１５４は夫々、相互
作用領域済又は開始前であろう 相互作用領域６０．６１及び６２は各合成状ｙ　（ｎ）
の部分積を形成するビットレベル積を演算しているセル
１１を含む。合成積項ｙ（０）〜ｙ（７）（両端を含む
）は既に演算済であり対応する相互作用領域はアレイ１
０を通過してアレイ１ｏから出ている。領域６０．６１
．６２は夫々ｙ（９）、ｙ（８）及び７（ＩＩを計算し
ている。領域６０〜６２内部にないセル］１はゼロ積だ
けを生成する。何故なら、前記セルが何時でも確実に１
つのデータ又は係数ビットと１つのゼロとを含むように
、データ又は係数ビット間にゼロを挿入しであるからで
ある。

データ及び係αの平行四辺形はアレイ１ｏ内を互いに対
向方向に伝搬するので、相互作用領域６０〜６２は下向
きに移動する。相互作用領域内に存在する列部分のセル
は該領域によって生成される合成状の各ビットに関与す
る。図示の領域６ｏ内の右端のセル１１はｌｓｂ　ａＯ
（４１とｘＯ（５１との積を演算しておル、上のセルか
ら受信した累積和ピッ゛トが核状に加算される。累状和
ビットは、先行する５つのサイクルで演算されたＩｔ　
ａ（Ｘ９１．　ｘＯ（０１３ａＯｆ８ン。

ｘＯｔｌ）、　５ｏｔ７１．　Ｘ０１２１．　ｎｏ（６
）、　ｘｏＩ３１及びａＯｆ５）、　ｘ０１４１の和の
ｌｓｂを示しており、キャリービットは横に移行して左
隣のセルまで達している。図示のサイクル以降の４つの
サイクルでは、積ａＯｉ４１．　ｘｏ（５１かｒ：、　
ａＯ（（１１，ｘｏｆ９１１　テが演算されぞ］ｌｓｂ
が累ｍｆｌｌに加ｎされるであろう。従って、下端の行
の右端のセル１１の出力ｔｊ２、図示のサイクル後の５
サイクルでｙ（９）の１８ｂ１即ちｙｏ（９）を与える
であろう。

同様にして右から２列目のセルはｙ（９）の第２１ｓｂ
　、　、Ｉａｌちｙｉ（９）を与える。しかし乍ら各サ
イクル４σに３つのセル１１がｙ　１　ｆ９１に関与す
る。図示のサイクルで＋Ｊ：　ａＯ（５１，ｘＨ４１及
びａＨ３１，ｘＯ（６１が２つのセル１１によってｎ出
され、第３セルはゼロ積を演算する。また、１つ前のサ
イクルで右端脇接セルによって演算されたキャリービッ
トが加算され、よｐ高い桁のキャリービットは左に移行
する。一般にｙ（ｎｌに対するビットレベル分は鉛直方
向に累算され、キャリービットは水平方向で左向きに伝
搬する。

連続するビット・９ラレルｙ　（ｎ１項を生成するため
に下端の行のセル出力を適宜系ｎするための（図示しな
い）全加算器が各自装置されている。アキュムレータは
スイッチング手段を組込んでおり、このスイッチング手
段は、相互作用領域の内側列の一番早い演算分と一番遅
Ａ演算分とを外側列の演算分と比較してビット累積を調
整すべく機能し、連続ｙ　ｆｎ１項に対するビットレベ
ル演算分を正しく累ｎ−せしめる。ｙ　（ｎ）のワード
成長、即ちワードサイズがアレイ＠全上回る大きさにな
るまでキャリービットが左向きに伝搬されると、アレイ
１０の左側に接続された（図示しない）半加算器セルが
ワード成長を収容する。連続する行に隣接の半加算器セ
ルの数はアレイの上から下に向って対数関数的に増加す
る。下端のセル行１１は成長を収容するために左側にｌ
ｏｇ２Ｎ半加算器セルを必要とする。Ｎは畳込み点の数
、即ち対数を丸めた後の４個の半加算器セルの数である
。累算手段又は全加算器セルは半加算器セル出力を累算
すべく延長され、アレイ１０と左側の半加算セルとに伝
搬できるようにキャリービットの夫々を適尚なｙ（ｎ）
項に累算するように構成されている。このためには対応
する全加算器アキュムレータセルを対合させ、各対間の
スイッチングを行なう手段を設けることが必要である・
これらの構成はＰｒｏｃｅｅｄｉｎｇｓ　ｏｆＶＬＳＩ
　８３　（Ｔｒｏｎｄｈｅｉｍ、　Ｎｏｒｗａｙ、　１
９８３年８月１６−１８日、２２７−２３５ページ、Ｎ
ｏｒｔｈ　Ｈｏ１ｌａｎｄ）に詳細に記載されている。

前記の如く、従来技術では、アレイ１ｏに対するデータ
入力は特に、ｙ（ｎ）の６値に対するビットレベル積分
が６０〜６２の如き相互作用領域内で算出される仁とを
確保するように配置されている。

これは、隣り合うビット間にゼロが挿入されるが鱗シ合
うワード間ではゼロが挿入されないことに起因しておシ
、不要なビットレベル積の発生を阻止し得る０しかし乍
らその結果、相互作用領域６０〜６２外のセル１１は任
意の所与の時点でアイドルである、即ち積の演算を全く
実行しない。

これらのセルは相互作用領域が移動してこれらのセルを
包囲したときにのみ機能する。

次に第３図及び第４図は、４ビツトのデータワーに及び
係数ワードによって式ｉｌ＋の１０点畳込み動作を実行
するように構成されたデ：）タルデータプロセッサを示
す。プロセッサは、第５図に方形７１としてより詳細に
示された処理セルのアレイ７０ｉ−含む。各セルフ１は
第２図のセル１１同様のゲート形全加算器であるが、但
しセルフ１に於いては、連続する出力キャリービットｃ
の各々がラッチ７３を有するライン７２を介して再循環
され、次のサイクルで同じセルフ１に対する入力キャリ
ービットＣ′になる。キャリービットが従来技術のアレ
イ１０の如く左方に伝搬する代りに各セルフ１に於いて
再循環するので合成Ｊａｙ（ｎ）のワード成長を収容す
る半加算器セルは不要である。それ以外についてはセル
フ１はセル１１に等しく、等式（２，１）及び（２，２
）に示された同じ論理演算を実行する・ アレイ７０は６畳込み点当り１行の１０行のセルとデー
タワード又は係数ワーＦの各ビット当り１列の４列とを
含む。連続するデータ平行四辺形０〜ｘ１８１　、　ｘ
ｆＯ）　〜ｘｆ９１　、　ｘｆｌｌ　〜ｘｆ１０１及び
ｘｉ２１〜ｘ（ｆｌｌの一部又は全部が点線内に示され
てお９、夫々、８０．８１．８２．８３で示されている
。連続する係数平行四辺形ａ（９）〜ａ　ｆｏ＋は鎖線
内に符号８４．８５．８６．８７で示されている。デー
タ及び係数のワードＸ（」）及びａ（１）は処理サイク
ル又はクロッフライクルずσに夫々左及び右に１セル間
隔ずつ伝搬する。平行四辺形が８セル間隔の幅になるよ
ｔ　１　＋値　Ａ１ れている。データ及び係数のワードはいずれも、ｘ　Ｏ
（ｊＪ又はａＯ（１）を前端にして入力される。

第３図及び第４図は夫々、畳込み演算の７３番目のサイ
クル及び７７番目のサイクルを実行しているアレイ７０
を示してお９、第１サイクルはＸ（０）のＩｇｂＲｌｌ
ちｘＯ（０１が下端の行のセルフ１に入ったサイクルで
ある。従って第４図は第３図から４サイクル後のアレイ
７０を示す。

第１図と同様に第３図ではデータ及び係数の平行四辺形
８１．８５が部分８８と８９とを有する菱形領域を共有
している。部分８８のみがアレイ７０内に存在する。部
分８８は、セルフ１が対応する場所に存在しないので算
出されないビットレベル合成積ａｐ（ｉ）ｘｑ（ｊ）（
ｐ、ｑ＝ｏ、１．２又は３）を含む。しかし乍ら、第４
図に示す４サイクル後には、データ及び係数の平行四辺
形の移動によってアレイ７０内に三角形のオーパラッゾ
領域９゜７０外部の領域８９と等しいビットレベル合成
状を含む。分析上では、第１図の菱形相互作用領域６０
を鉛直方向で２分割し、右手上方に位置合せし直して右
側部に瞬接させたと考えることができる。これにより第
３図及び第４図の夫々に（太線内の部分で）示した平行
四辺形相互作用領域９１□、９１□が生じ、この領域で
合成積項ｙ（９）が演算される。相互作用領域９１１は
、データ及び係数の平行四辺形が水平方向で対向方向に
伝搬するに伴なって岳直方向でアレイ７０を降下し、４
サイクル後に領域９１□になる。同様に、ｙＯαの演ｎ
を行なう領域９２１はアレイ７０を下降して９２□にな
る。

ｙ（８）に対応する第３図の領域９３は第３図では一部
だけがアレイ７０内部に位置しており、第４図の４ザイ
クル後にはアレイを完全に出ている。

ｙ（０）〜ｙ（７）罠対応する領域は第３図及び第４図
ではアレイ７０を通過しておター　ｙａｕｙ後に対応す
る領域はまだアレイ７０に入っていない。

相互作用領域９１．９２又は９３の各々は、夫々の合成
積項ｙ（９１、ｙｆｌｌ又はｙ（８１ｔ−生成するのに
必要な全てのビットレベル部分積を含む。従って、従来
技術のアレイ１０よシも少ない数のセルを有するにもか
かわらず本発明のアレイ７０は等価の演算を実行する。

即ちアレイ７０では、ゼロ及びデータのビットの稍を演
算した従来技術の冗長セル１１に対応するセルフ１が使
用されている。このことは、領域９１□の右側上部と第
１図の相互作用領域６０の右上方の領域とを比較するこ
とによって理解されよう。従って本発明のアレイ７０で
は、従来技術のアレイ１０に比較して冗長度が小さい。

アレイ７０のセルの冗長度の低減は、従来技術のアレイ
１０に比較してデータ及び係数の入力及びタイミングが
違うことによって得られる。前記の如く、データワード
及び係数ワードの双方は、ビット及びワードの双方の間
にブランクを挿入しｌｓｂを前端圧して入力される。従
来技術のデバイスでは係数ワードがｍｓｂを前端にして
入力され隣り合う係数ワード又はデータワードはブラン
クによって分離されてｈなかった。これらの違いから以
下の結果が生じる。従来技術のアレイ１０はビットパラ
レル出力を生成し、各合成積項に対するビットレベル部
分Ｍｈ鉛直方向でアレイ１ｏを上昇するように構成され
ている。しかし乍ら本発明のアレイ７０ではビットシリ
アル出力が生成され、゛合成積項ｙ（ｎ）の各ビットに
対する個々の部分積は相互作用領域内で水平方向でアレ
イを通過するように構成されでいる。式ｆｌｌで得られ
るｙｆｎ１項の６各の部分８？のワーＦレベル加算は、
ｙ（ｎ）の悶々のビットを与えるビットレベル重複加算
として示すことができる。即ち、ｒ番目のビットｙｒ（
ｎｌは次式で示される。

例えば、ｙ（９）の下から４桁呂のビット即ち７３（９
１は、第３図の領域８８と８９との中の同じ水平線内に
ビットレベルの部分積を有する。これらのうちで部分積
ａ２ｆ３１　ｘｉ（６）とａ３ｆ３１　ｘＯ（６１とは
領域８８で算出され、領域８９内の部分積ａＯｆ３１　
Ｘ３（６）とａｌｆ３１　Ｘ２（６）とは第４図の如く
４サイクル後にアレイ７０内で算出されるであろう。ｙ
（ｎｌの各ビットを演算するためには、ビットの累算中
に各相互作用領域９１の左下の三角形部分に４サイクル
の遅れを与えて、等しいビット重みをもつビットレベル
積の時間合せを行なうことが必要である。これは累算手
段内で後述する如く行なわれる。

前記の如〈従来技術では、キャリービットは左方に伝搬
してアレイ１０外に出るとワード成長半加算セルに収容
される。本発明のアレイ７０では、相互作用領域９１が
下降するときにキャリービットが各セルフ１に再循環さ
れる。即ち、キャリービットは各相互作用領域を上方に
伝搬する。キャリービッヒが夫々の相互作用領域内に維
持されることが必要である。このため１次の相互作用領
域が下降して該当セルフ１を包含するときまでにキャリ
ービットがゼロになっていなければならない。

第３図によれば、キャリービットが相互作用領域９】１
から９２．に伝搬されないようＫなっているならば各係
数ｙ（ｎｌの最大ビット数は８である。この８というビ
ット数の上限は、相互作用領域に包含される一行の最大
セル数が８であることに由る。

第３図ではアレイの左端列の８つのセルフ１が領域９１
、に含まれている。図示のプレイ７０の演算を比較的妥
当なスケールで示し、その説明と従来技術との比較とを
容易にするために、式（３）でのビットレベルｔｉｌｔ
分積の和が４ビツトのａ（ｉｌ及びｘ（ｊｌに対する８
ビツトのｙ　（ｎｌ値を生成すると仮定した。

普通は４ビツト数の積が８ビツト数を生じ４ビツト積の
和は８ビツトより大きい数を生じる筈であるから、この
仮定は一般的でない。一般には、俗名がｍビット幅の２
つの数のに積の和は２ｍ＋ｌｏｇ２にビットを有する数
を生じる。従って第３図及び第４図に示す例では、８ビ
ツトを有するｙ　（ｎ）は８　＝　２ｍ　＋ｌｏｇ２ｋ
に対応する。これはまた、最初にｍビットを有するが合
成積項のワード成長を収容すぺぐゼロを挿入してｍ　＋
２　ｌｏｇ２ｋ　Ｋ延長されたａ（１）及びｘ（ｊ）に
対応する＠ａ（ｉＪ及びｘ（ｊｌは４ビツト数として処
理されたのでｍ十ｙｌｏｇ２に＝４である。処で、に＝
Ｎ即ち畳込み点の数であるからに−１０でちゃ丸めを行
なうとＴ１０ｇ２１Ｏ＝２である。従ってｍ　十Ｔ　ｌ
ｏｇ２ｋ　＝　４ならばｍ＝２である。結局アレイ７０
は、２ビツト幅であるがゼロを挿入して４ビツト幅に延
長されたａ（１）及びｘ（ｊＪＯ値を処理し得る。

２つのｍビット数のＮ点畳込みを行なうために従来技術
のアレイ１０では２ｍ−１列のゲート形全加算セル１１
とワード成長を収容するための各行に溢ったｌｏｇ２Ｎ
即ち４つの半加算セルとが必要である。本発明のアレイ
７０では、同じ畳込みを実行する九めにｍ十ｙｌｏｇ２
Ｎ列が必要であるが半加算セルは全く不要である。ｍの
値が小さいとき、双方のアレイの差は余や大きくない。

ａ（１）とＸ（ｊ）とが４ビツト幅のとき、従来技術で
は第１図に示す如く７列と４つ以下の半加算器が必要で
あシ１本発明のアレイでは、半加算器を含まずに６列が
必要である。より長いワード長を使用するときに本発明
の利点が顕著に発揮される。例えば１６ビツトのデータ
ワード及び係数ワードの１ｏ点畳込み全周いるには、従
来技術のプレイでは３１列が必要であるが本発明のプレ
イでは僅が１８列で済む。

次に第６図はこの補数の処理に適した変形セル１００を
示す。セル１００は第５図の七ルア１と等価であるが、
ラッチ１０２を組込んだ鉛直入力制御ライン１０１と鉛
直入力制御ライン１０３とが付加されてｂる。

セル１００は、Ｂａｕｇｈ　ＷｏｏｌＬｅｙ　アルゴリ
ズム、ＩＥＥＥ　Ｔｒａｎｓ、　ｏｎ　Ｃｏｍｐｕｔｅ
ｒｓ、　Ｃ−２２巻、１２号、　１９７３年１２月、１
０４５−１０４７ページ、に従ってこの補数ワードを処
理するようにアレイ（２０又は７０）ｔ−変形する。真
の重みをもつ部分積全部（符号ビットと非符号ビットと
の積をも含む）が補完されるならば２つのこの補数ワー
ドの乗算が全て正の部分積に変わり、最終群に固定補正
項が付加される。乗算されるべき数がｍピッｍ　２ｍ−
１ ト幅のとき、補正項は２−２　なる値を有する。第１図
に基いて詳細に分析すると、補完されるべき部分積は、
アレイ１０内に存在する菱形相互作用領域の上側の左辺
と右辺に浴った積であシ頂点の債でないこと、及び、第
３図及び第４図の平行四辺形相夏作用領域の対応する積
であること、が理解されよう。また、アレイ７０内での
移動中に等価の積が補完されるべきであることが理解さ
れよう。補完されるべき部分積はセル１００の制御関数
によって認１１＆される。付加的制御ビットのセル１０
０への入力は符号１０２に於いてラッチされ、部分積ａ
、　ｂの補数を累算入力和Ｓ′に加算してセル出力Ｓを
形成するときは制御ビットが１に設定されている。制御
ピッ］・は、相互作用領域の緑の伝搬と回期して鉛直方
向でアレイ内全セル１つずつラッチし、補完の必要なセ
ルを指示する◎セル１００の論理量ｖ′ｉは次式で示さ
れる。式中、ｃｔｒｌは制御ビットを示し、それ以外の
項は前出と同義である。

８＝Ｂ′Φ（ｃｔｒｌＱａ、ｂ）Φ（！’　（４，１）
ｃ＝（ｃｔｒｌｆｌａ、ｂ）、ｓ’十（ｃｔｒｌｅａ、
ｂ）、ｃ’＋ｓ’、ｃ’　（４，２）前記の如く、不要
な符号／非符号交差積項が存在するのでアレイ演算の最
終群を補正する必要がある。アレイ７０に関して式（３
）で得られた値ｙｆｒＪがビットレベル乗ｔをに回加算
し次結果であるなｃ、ｒｘ、ｍ　ヒｙ　ｌ−’７−　）
’　ノ１Ｉｌｔ正項ハｋ　Ｘ（２ｍ−２””−１）であ
る。補正は全く簡単に行なうことができ、上端性の処理
セルの累積入力を初期設定するか又は後述する累算手段
の出力に補正を加算すればよい。

この補数の処理方法の１例は英国特許出願公開第２１０
６２８７号に詳細に記載されている。上記の例はＭｃＷ
ｈｉｒｔｅｒ、　Ｗｏｏｄ＋　Ｗｏｏｄ＋　Ｅｖａｎｓ
及びＭｃＣａｂｅ　の手によって近日中にＩＥＥＥ　’
ｌ’ｒａｎｓ。

Ｃ１ｒｃｕｉｔｓ　ａｎｄ　Ｓｙｓｔｅｍｓに発表され
る筈である。

次に第７図及び第８図について説明する。第３図及び第
４図のアレイ７０に適したアキュムレータ全体が符号１
１０で示されでいる。アキュムレータ１１０は１ビツト
全加算器たる個々のセル１１１を有する。各加算器１１
１は、夫々のラッチ１１３を組込んだ２つの入力ライン
１１２とラッチ１】５ヲ含むキャリー再循猿ライン１１
４と出力ライン１１６とを有する。各クロックサイクル
で各加算器１１１は入力ライン１１２に２つの入力デー
タビットｐ′及びｑ′全受容し、これらｌｘ　ｌサイク
ル前の演算からのキャリービットＣ′に加算し、入力ラ
イン１１６に和ビット８ｔ−生成し、再循環ライン１１
４に新しいキャリービットＣを生成する。全加算器論理
関数は次式で示される０ ８←ｐ′のｑ′ｅｃ′（５，１） Ｃ←Ｐ’、＋１’＋ｐ′、　ｃ／、、１−　ｑ７　ｃ／
　（５，２）アキュムレータ１１０は、上段、中段及び
下段に配置された６つの加算器１１１を有しており、こ
れらの段り夫々点Ｈｘｘ７．１１８及び１１９で示され
ており、加ｎ器１１１　を夫々３つ、２つ及び１つ含ん
でいる。上段１１７の加算器１１１□〜１１１３の入力
ライン１１２は、符号１２０□〜１２０４によって概略
的に示される４つのニガスイッチを介してアレイ７０の
下端行の４つの七ルア１□〜７１４の和出力に接続され
ている。中段１１Ｂの各加算器１１１４又は１１１１よ
、夫々の外側上段加算器１１１□又は１１１゜に直接接
続されるか、又は、ニガスイッチ１２１を介して中央上
段加算器１１１゜に間接に接続されている。左端中段加
算器１１１４は４ビツトシフトレジスタ１２２を介して
下段加算器１１１６に接続されており、右端中段加Ｗ、
器１１１５は下段加算器１１１６に直接接続されている
。

アキュムレータ１１０は、アレイ７０を制御すべく使用
される（図示しないツクロック手段の作用下で動作し、
各段の加算器１１１　ｆよ各クロックサイクルで動作す
る。従って、セルフ１１〜７１４からの出力は３ザイク
ル後に下段加算器１１１６から生じる。スイッチ１２０
１〜１２０４の位置によって、表１に示す如くセルフ１
から上段加算器１１１、〜１１１、への出力の接続が決
定される。表１のＬ及びＲは夫々、左及び右のスイッチ
位置を示す。

表　１ 同様にして、上段加算器１１１２の出力はスイッチ１２
１が左右のいずれに位置決めされるかに従って中段加算
器１１１４又は１１１５に接続される。４つのスイッチ
１２０とスイッチ１２１との全てが左に位置決めされて
いると、中段加算器１１１４は下端性の４つのセルフ１
全部の出力を受信する。加算器１１１４の出力は、下段
加算器１１１６に到達する前にシフトレジスタ１１２に
よって４サイクルだけ遅れる。４つのスイッチ１２０の
全部とスイッチ１２１とが右に位置決めされると中段加
算器１１１５が４つのセル出力全部を受信し、これらの
出力は遅れを介在させないで下段加算器１１１６に移る
。

スイッチ１２０のいくつかが左に位置決めされ、残シが
右に位置決めされると、セル出力は遅れを伴なうルート
と遅れを伴なわないルートとに分割された後、加算器１
１１６によって再結合され、連続する合成積項のために
１ｓｂｔ−前端とするビットシリアル出力を与える。

連続する合成費項に対するビットレベル部分績を時間合
せするために、以下の表２に示すスイッチングシーケン
スがサイクル的に実行される。各合成積項の最大数が８
ビツトであるからシーケンスは８クロツクサイクル毎に
反復される。１つ前のサイクルでスイッチ１２０の多く
が右又は左に夫夫位置決めされる度毎にスイッチ１２１
がその位置を左から右又は右から左に変え、スイッチ１
２１は１つ前のサイクルでスイッチ１２０　を通過した
データビットを受信する。

表２ 第３図のサイクルに対する表２のスイッチングシーケン
スの関係は、サイクルのベースを整数ｗ〜７３に設定す
ることによって与えられる。即ち、表２は、８１！　３
　ｔｇｌに示したサイクル後の９サイクルでのアキュム
レータのスイッチングシーケンスを与える。

実際、スイッチ１２０と１２１とは、スイッチング波形
によって作動するトランジスタから製造される。実際に
は、１つ又１ｌｉ２つのゼロ入力を適宜受信するために
１つ又は２つの非接続入力を有する加算器１１１□〜１
１１．が配置されるであろう。適当な回路及び波形の配
設はデジタルエレクトロニクスの当業者にｔよ公知であ
り従ってここでは詳細に説明しない。

第３図及び第４図を倹約すると、任意の所与の時点でセ
ルフ１の半分がビットレイル稙を算出しないことが理解
されよう。これは、データワード又は係数ワードのビッ
ト間にスペース又はゼロを挿入した結果である。これに
対応してセル冗長度を更に低減し得る。

次に、第９図及び第１θ図は、本発明の別のプロセッザ
アレイ１３０を示す。アレイ１３０は、式ｆｉ＋の畳込
み演算を実行すべく構成されており、連続する２つの演
算サイクル、即ち第７２サイクルと第７３サイクルとを
示す。アレイ１３０は、第５図又は第６図に示すものと
同様の１２個のゲート形全加算セル１３１を組込んでい
る。セル１３１は点線１３２．１３３で丞す２列及び点
線１３５〜１４４で示す行で配置されており、１行が１
つの畳込み点に対応する。

データ及び係数の入力は、１つのワードのビット間又は
連れワード間のいずれにもゼロ又はスペースが存在しな
いようにｊＲＫされている。この結果、全てのセル１３
１が各クロックサイクル毎にビットレベル私を算出する
。第９図では連続する５つのデータ領域１４５□〜１４
９□（点線）が右方に移動しており、同時に４つの係数
領域１５０□〜１５３□Ｃ鎖線）が左に移動している。

データ領域１４６□、１４７□及び１４８□は連続する
係数領域１５１□、１５２ｓとの相互作用を行なって相
互作用領域１５４□、１５５□１５６□（太線）を形成
する。これら領域は夫々、ｙ（８１゜ｙ（９）及びｙ（
１（Ｉを３１．出する。１サイクル後に社＠１０図に示
す如くデータ、係数及び相互作用の領域が１４５、〜１
５６．になる。領域１４７□／　１４７．．１５１□／
１５１、及び１５５．は全体が示されており、その他の
領域は一部が示されている。挿入ゼロを除去するだめの
収縮効果が領域１４５０．１４５．〜１５６□、１５６
、の多角形から得られてもよい。特に、この例ではデー
タ又は係数の領域がジグザグの斜辺を有し、相互作用領
域は結合した２つの細長い矩形になる。紀３図及び第４
図の平行四辺形相夏作用領域９１□／９１．と同様に、
相互作用領域１５５□／１５５、は２つの成分領域１５
７．／４５７．と１５８□／１５８、とを有しており、
これら成分領域は後述する累算手段によって時間合わせ
される。

ゼロが挿入されていないことを補償するために。

アレイ内でのデータワード及び係数ワードの移動Ｆｉ第
１．３及び４図よυも複雑である。第１．３及び４図で
は双方のワードが各サイクル毎に１セルずつ移動する、
この具体例では、偶数番目のサイクル毎に奇数行１３５
．１３７・・・のデータワードｘ（、ｉ）と偶数行１３
６，１３８　・・・の係数ワードａ（１）とが夫々右及
び左に１セルずつ移動する。偶数行のデータワードと奇
数行の係数ワードとは静止している。奇数番目のサイク
ルでは偶数行のデータワードと奇数行の係数ワードとが
夫々右及び左に１セルずつ移動し、奇数行のデータワー
ドと偶数行の係数ワードとは静止している。１つ置きの
行１３５．１３７・・・又は１３６．１３Ｂ・・・罠対
する係数ワード又はデータリードの入力間に１セル又は
１サイクルの累ＴＶｒ時間ズレが存在する。しかし乍ら
、ＩＲＤ合う任意の２行に於けるデータワード又は係数
ワードについ−Ｃ考えると、１つ置きのサイクル毎に上
の行のワードが移動して下の行のワードに対してｌセル
の時間ズレを成立させ、直後に続くサイクル毎に下の行
のワードが移動してこの時間ズレが除かれる。ｐＡ９図
ではａ（９）がａ（８）と位相合せされており、ｘ（０
）はｘ（１）より１サイクルだけ早い。第１０図を比較
すると、ａ（９）とＸ（１）とは移動しているかａ（８
）とｘ（０）とけ静止しており、従って、ここではａ（
９）がａ（８）より早いがｘ（０）はｘ（１）と位置合
せこのような結果を得るために、１つ置きのクロックサ
イクル毎に各セルのデータ及び係数のビット入力をラッ
チし、ｃｒｔｌ　、キャリー及び和のビット入力のラッ
チを各サイクル毎にクロックする。各セル１３１は各ク
ロックサイクル毎にビットレイル積を算出する。

次に第１１図は、合成積項ｙ（ｎｌにビットレイル積を
累算し、ｙ（ｎｌの連続値をｌｓｂ　ｔｌ−前端罠して
ビットシリアル的に生成するアキュムレータ１６０を示
す。アレ１の下端性１４４のセル１３１．１３１．はニ
ガスイッチ１６１工、１６１．に夫々接続されており、
スイッチ位置に従って２つの全加算器１６２□、１６２
゜のいずれかに接続される。加算器１６２は第８図同様
である。

第３加算器１６２８は４サイクルの遅れを与える４ビツ
トシフトレジスタ１６３を介して加算器１６２□の出力
を受信し、加算器１６２．の出力を直接受信する。

表３ 表３は、連続する９個のクロックサイクルでのスイッチ
１６１□、１６１．のスイッチングパターンを示す。こ
のパターンは８サイクル毎に繰返される。

このパターンは、第９図及び第１０図の成分１５２．１
５３の如き相互作用領域成分を時間合せする機能を果す
。第７図に説明したのと同様の演算が行なわれる。スイ
ッチングパターンは第９図又は第１０図の／Ｑターンに
対応しており、サイクルのベース数Ｗは７３に設定され
る。即ち、サイクルＷ＋１は第９図の第７２サイクルの
２ザイクル後に相当する。

第９図乃至第１１図に基いて説明した本発明の具体例Ｖ
ま、第３図乃至第９図に関して説明したものと等価の機
能を果す。この場合、ワード成長を収容すべくゼロを伺
加して４ピツトまで延長された２ビツトのデータワード
と係数ワードとの合成積を計算するために２列ｌＯ個の
セル１３１が使用される。ｍビットワードのＮ点畳込み
を行なうにはｇ　（ｍ　＋　ｓ　ＬｏｇＢ　Ｎ　）列が
必要であろう。１６ビツトワードのＩＯ点魚介みを行な
うには９列が必要であり、これは、従来技術の３１列及
び本発明の第１Ａ体例に対応するプロセッサの１８列に
比較して極めて少ない。

５ｆ’１９図乃至第１１図に示す本発明の具体例がビッ
トレベル４＞’ｔ　？ｃ−適切に収集することを示すた
めに。

下端即ち１０番目のセル１３１（行１４４、列１３２）
について検＃＝ｔ　する。このセルは第１０図の成分相
互作用領域１５８．でありｙ（９）に対応している。こ
のセルｔま、ａＯ（０１とｘＯ（９１との積を計算し、
先行する９ザイクルでｒｉ１多゛−８された１ｓｂｆｉ
ｆの和のｌｓｂに等しい累γを入力和ビットＢ′の加ｎ
：　ｔ−実行する。入力ビット８′の公式は以下の９項
（１＝１〜９）を含む。

その次のサイクルでセル１３１の出力は以下の１０ｍ（
ｉ＝０〜９）を含む出力ビット８によって与えられる。

式（６）及び（７）によって総和の計算が行なわれる個
個のビットレベル積のうちで、　ａＯ［９１ｘ（ＸＯ）
は第１θ図よシタサイクル前に左上端のセル１３１（行
１３５、列１３２）で算出され、ａα８）　ｘＯｆｌｌ
は８サイクル前に左から２番目のセル１３１（行１３６
、列１３２）で算出され、以後同様である。積算が終了
する度毎にキャリービットが各セルに於いて再循環され
、等式（力の総和計算から生じた高い桁のキャリーピッ
トは相互作用領域１５５．が下方移動するときに該領域
に伝播している。シフトレジスタ１６３によって４サイ
クルの遅れが与えられるので、第１０図のサイクルの６
サイクル後に第１１図のアキュムレータから和ビットＳ
が出される。

第１θ図の２サイクル後に下端性の左端のセル１３１か
ら和ビット８が出される。Ｓは次式で与えられる。

ａｌｊｒ　１０図の６サイクル後に下端性の右端のセル
１３１からイ［１ビツトＢが出される。８は次式で与え
られる。

シフトレジスター６３が４サイクルの遅れを与えるので
式（８）と（９）とを加ｎするとｙ（９）の第２１ｓｂ
即ち７１＋９１の計Ｊ′１１式が与えられる。

Ｉ 商い桁のビット即ちＦｒ１９１［但しｒ＝２及び３（式
（３）参照）〕についても同様にしてｆｉｔｊ？：式が
得られる。しかし乍らａ（１１及びｘ（ｎ−１）は前記
の如＜　７（ｎ）のワード成長を収容するためにゼロを
用いて２ビツトから４ビツトまで延長されている。従っ
て、ｙ　（ｎｌの６値の５番目から８番目までのビット
、即ちｙ４（ｎ）から７７（ｎＪまでは１つ下の桁の総
和計算で得られたキャリービットのみから成る。

次に第１２図は、第９図及び第１０図のアレイ１３０の
連続する３つの行１３８〜１４０のよ勺詳＃Ｉｌな説明
図である。６つのゲート形全加初、セル１７１〜１７６
が示されており、各セルｔｊ：　ｋｓ　６　＋’ｌのセ
ルと等価である。セル１７１〜１７６の各々は、ｃｔｒ
１人カラツカラッチ１フ１□〜１フ６□和（Ｃつ人力ラ
ッチ１７１２〜１７６、と再循環ライン１７１４〜１７
６、内のキャリーラッチ１７１８〜１７６８とデータ（
え及び係ａ（ａｌの入力ラッチ１７１．〜１７６、及び
１７１６〜１７６６とを有する。

左端の各セルのデータ入力ラッチ１７１６．１７３．又
は１７５．は夫々のフィードライン１７７□、１７７、
又は１７７、を介して夫々１つ下の行の右端セルのデー
タ出力ライン１７４９．１７６、又は図示しない出力ラ
インに接続されている。データフィードライン１７７□
〜１７７８は各ラッチ対１７３８／　１７４８．１７５
．／　１７６８又は図示しないラッチ対を組込んでおり
、各ラッチが各セルに対応する。右端の各セルの係数入
力ラッチ１７２６．１７４６又は１７６６は夫々のフィ
ードバックライン１７９□、１７９．又は１７９８によ
って同じ行の左端の各セルの係数出力１７１０．１７３
９又は１７５゜に接続されている。係数フィードバック
ライン１７９□〜１７９８の各々は人々のラッチ対１７
１．／１７２□。〜１７５１Ｏ／　１７６１Ｏを組込ん
でおり各ラッチは夫々のセルと対応する。

セル１′１１〜１７６０行１７０□〜１７０８は以下の
如く作動する。再びｍ９図と第１０図とを参照すると係
数ワードａ（１）の各々が各行を反復的に通溝すること
が理解されよう。第１２図によればこの結果は各ａ（１
）を左端係数出力１７１８．１７３８又は１７５８から
夫々２つのラッチ１８０を介して右端係数人力ラッチ１
７２６．１７４６又は１７６６にフィードバックするこ
とによって得られる。各行１３８〜１４０内のセル１７
１・・・・・・の数と行間のフィードバックラッチ１７
１］０・・・・・・の数との和は、ギャップ又はオーバ
ーラツプを伴なわない係数の再循環を確保するために係
数ワード長に等しい。

次に栴ひ第３図荀参照すると、プレイ７０の各行から出
たビットが直ぐ上の各行に入るために２サイクル後に必
要になるようにデークワ−ｆ　ｘ（Ｊ）が入力される。

特に、ｘ（８）の３つの前端ビットは下端の行を通過５
＋であり、ｘｏ（８１は下から二段目の行に入っている
。従って、データワードはアレイ７０をらせん状に上昇
すると考えることができる。この特徴は、データフィー
ドライン１７７を介して第１２図の構成に組込まれてい
る。データフィードラッチ１７１８・・・は、各行のセ
ルの数と行間のラッチの数とがデータワード長に等しい
ので係数ワードと同様にギャップ又はオーバーラツプを
伴なうこと無くデータワードを１行ずつ上昇させること
金確保する。このデータ入力構成ではプレイの下端の行
の左端のセルにのみデータ入力が必要なので棒めて有利
である。以後、データワードは行を順次通過して上瑞行
の右端セルから出る。

連続する行に適当な各係数ワードするためには係数フィ
ードバックライン１７９の各々に（図示しない）二方口
−ディングスイッチを夫々組込むのが適当である。１つ
の位１鋒ではスイッチがフィードバックラインを閉じる
ので回路は第１２図に示す回路と等価である。もう１つ
の位Ｕ１−では係数をロードするためにローディングス
イッチは左）ン洛セル係数出力１７５８・・・の各々を
直ぐ上のセルの行のキトリーフイートノ々ツクジイン１
７９に接続する。

ローディングスイッチがロード位ｆＦｔＫある間、係数
ワードは逆の順序でアレイ１３０の下端性の右端セルに
逐次入力される。次にこれら係数ワードは前記のデータ
入力と同様にして１行ずつ上に伝播され各行に適当な係
数がロードされる。次にローディングスイッチは第１２
図と等価のノーマル位置にリセットされ、次にデータ入
力が進められる。

次に第１３図及び第１４図によれば、式（４，１）及び
（４，２）で示される論理関数を有する第９．１０及び
１２図に組込まれたタイプの個別セル１８０が示されて
いる。セル１８０は黒色方形で示されたキャリービット
、制御ピット及び累積和ピットの入力ラッテ１８１．１
８２，１８３を有する。

データの入力及びフィードのラッチ１８４．１８５は白
色方形で示されており、係数の入力及びフィードバック
のラッチ１８６，１８７は対角線の入った方形で示され
ている。ラッチは第１４図の如く構成されており第１及
び第２の／）−７ラツチ１９０．１９１を含んでおり、
各ハーフラッチは、クロックされたスイッチ又はクロッ
ク人力１９４もしくは１９５を有するトランジスタ１９
２もしくは１９３を内蔵している。各ハーフラッチは夫
々のインバータ１９６又は１９７と直列である。

次に第１５図は４つのクロック波形２００〜２０３を示
す。これらの波形は互いに反位相の対２００／２０１及
び２０２　／　２０３を構成する。波形２０２　／　２
０３は波形２００　／　２０１のｖ２の周波数を有する
。キャリービット、コントロールビット及び和ビットの
入力ラッチ１８１．１８２，１８３の各々（黒色方形）
は、波形２０１　Ｋよってクロックされる紀１ハーフラ
ッチ１９０と波形２００によって反位相でクロックされ
る＆１２ハーフラッチ１９１とを有する。データの入力
及びフィードのラッチ１８４．１８５（白色方形）は、
波形２０３によってクロックされる第１ハーフラツヂ１
９０と反位相波形２０２によってクロックされる第２ハ
ーフラツチ１９１とを有する。係数の入力及びフィード
ックツクのラッテ１８６．１８７（対角線の入った方形
）をよ、波形２０２によってクロックされる第１ハーフ
ラツテ１９０と波形２０３によってクロックされる第２
ハーフラツチ１９１とを有する。各ラッチは、第１ハー
フラツチ１９０がクロックされるときにデータビットを
入力し、第２ハーフラツテ１９１がクロックされるとき
にデータピッ）を出力する。従って、データの入力及び
フィードのラッチは係数の入力及びフィードバックのラ
ッチに対して反位相でクロックされており、双方のラッ
チはキャリー、制御及び和の入力ラッチの１／２の速度
でクロックされている。

第９．１０及び１２図の奇数行のセルのクロッキングも
同様であるが、但し、データ及び係数のラッチ１８４〜
１Ｂ’ｌが反転した位相のクロック信号を受信し、従っ
て前記の如き偶数行のセルに対して反位相でクロックさ
れる。第１２図の回路は、僅かな冗長度を組込んで同種
セルのアレイを形成する。詳細に分析すると、ラッチ対
１７１．　／　１７３８のうちの１つのラッチのハーフ
ラッチが前記のクロッキング構成について冗長度を有し
ておシ、均等の別のラッチ対にも同様の冗長度が適用さ
れる。

次に第１６図は、第３図又は第４図の畳込み演算のワー
ドレベルの（正確な比例によらない）概略説明図である
。ｘ　（０）・・・ｘ（９）〜ｘ（３）・・・ＸＱＪを
含む連続データワード平行四辺形２１０〜２１３の各々
が矢印２１４で示すように右方に移動する。ａｔ！＋１
°・・ａ　（０）を會む連続係数ワード平行四辺形２１
５〜２１７は矢印２１９で示すように左方に移動し、矩
形２２０で示すアレイに於いて相互作用が生じる。アレ
イの下端の行を通過したデータワードｘ（０）〜Ｘ（８
）は判り易いように′４略し、これに対応してアレイの
上部も省略した（第１図の分析参照）。平行四辺形２１
０〜２１３及び２１５〜２１７を更に収２；、１させて
第９図及びεｆ！１０図に示すような多辺形にすること
も可能であるが判り易いように平行四辺形で示した。

次にＦ旧７図は、水先すノによって行なわれる相１４７
１Ｊｊｌ係演３坤ワードレベルで示す（実尺に比例しな
い）概略ＮＱ　１ｊｌｊ図である。第１６図の部分とく
１価の部分は同じ参照符号に上付きダッシュを付加して
示した。仁れＫより、相関関係は畳み込みと同様である
が、係数平行四辺形２１５′〜２１７′が係数を上下方
向に逆の順序で有すること即ち前出のａ（９）からａ（
０）でなく　ａｆｏｌからａ（９）の順序で有すること
が理解されよう。

次に第１８図は、本発明のマトリクス−ベクトル乗算ア
レイ２３０をワードレベルで示す（実尺に比例しない）
概略図でるる。乗算アレイ２３０は、平行四辺形２３１
内に示される係数ａ□□・・・”４４を有する４×４マ
トリクスΔとベクトル王とを乗算して形成されるベクト
ルＦ　＃ｌＩち Ｘ＝Δｘ　（１２＋ を算出するように構ｌ戊されている。

ベクトル王は平行四辺形２３２内に示される係数Ｘ　１
−Ｘ　４を有しておシ、４，１７ベクトルニは係数ｙ□
〜ｙ、を有している。図によればマトリクスΔとベクト
ル王との相互作用が乗ｒ９．アレイ２３０内で生じ、各
係数ｘｎは矢印２３４で示ず如くアレイの各ｎ番目の行
２３３ｎ（ｎ＝１〜４）で再循票する。Ａの行ａ１ｎ〜
ａ４ｎ　（ｎ＝１〜４　）けｌｓｂを前端にしてアレイ
２３０ノ各行２３１ｎＫビットシリアル的ニ入方される
。畳込み手段とは違ってマトリクスＡのエレメントはア
レイ２３０をらせん状に上昇しないでアレイ２３０を兵
１μに上昇する。

マトリクスＡがアレイ２３０を伝播するとき積マトリク
スヱの連続（＋ｆｔ　ｙ□〜ｙ、が連続平行四辺形２３
５□〜２３５．として形成される。平行四辺形２３５は
アレイ２３０内で下四ル、第３図及び紀４図に基いて説
明したアレイ２３０内での合成積項の形成及び累、１俵
と同イ１）！にして累ｊ１すれる。

マトリクス−マトリクス乗算ｃよ、多数の個別マトリク
ス−ベクトル乗ηとして処理されてもよい。

第１９図は４つのザブアレイ２４１□〜２４１４カラ１
ｍるアレイ２４０を示す。これらサブアレイは水平に配
置されており各々が第１図の７レイ２３０と等価である
。アレイ２４０け本発明のマトリクス−マトリクス乗力
を行なう。図によれば係数ａｉｊ及びｂｓｊを有する２
つの４×４マトリクス△、旦が相互作用して係数ｅ、Ｂ
　（１，ｊ＝１．２．３又は４）を有する積マトリクス
ｑを形成する。９とその係数Ｃｉｊとは式 ％式％（３１ マトリクス△の列ａｋ工〜ａｋ＋はデータ平行四辺形２
４２□〜２４２．　（点り内に示されるようにアレイ２
４０に順次入力される。これらの列は右進してサシアレ
イ２４１０〜２４１４をｊ！Ｅ１次通過する。Ａの各行
はサブアレイの各行を通過する。Ｂの各エレメントｂ１
には矢印２４３で示すように各サブアレイの各行に丹循
壌する。旦の各行は各サブアレイに含まれる。即ち、行
ｂｌｋはサブアレイ２４１０に含まれる。９の係数ｃｉ
ｊは、平行四辺形２４４内の下降する平行四辺形相夏作
月１領域ｃ１４・・・・・・内に形成される。図では判
り易いように係数、ｊをアレイ２４０の上方及び下方で
示した。Ｒ１」ち酸ｎ−前後の係数、ｊを示した。しか
し乍ら前記の如く、アレイ２４０内の相互作用Ｉ’ｉｌ
’ｌ域のみが物理的：打れを有する。

９の係数は１１１１））　ｋ前端にしてアレイ２４０か
らビットシリアル的に出る。Ｃの各行は各ザブアレイ２
４１によつで演算されている。

第１６図乃至第１９図に於いては１′１」り易くするた
めに、入力及び相互作用の領域を第３図及び第４図の平
行四辺形で示した。第９図乃至第１５図に基いて説明し
た入力クロッキング構成の変形例を使用するならば、入
力及び相互作用の領域は第９図及びＯＬ、１０図に示す
如ぎ多辺形になるであろうＯ 第１６図乃至第１９図の実施例では１０点仔込み又は相
関と４エレメントベクトルと４×４マトリクスとに１ｙ
１シて薄明しｌこ。より多くの畳込み、相関又は積項を
収容できるようにより多くのセルを鉛直方向に付加して
アレイ２２０．２３０及び２４０を延長してもよい。こ
のためには、プレイ当りのセルの数を増加するか、又は
、定数セルを有する個別回路を縦続してもよい。更に、
入力ワードのより大きいサイズ及び／又はマトリクスを
収容するためにサブアレイ２４１　？＃付加することに
よってアレイ２４０を水平方向で延長してもよい、これ
により、畳込み、相関、マトリクス−ベクトル乗算又は
マトリクス−マトリクス乗算に適した個別的多目的集積
回路又はチップが形成され得、このチップを所望用途に
合せて鉛直方向及び水平方向で縦続することが可能であ
る。チップは、再循環係数をロードするため及び畳込み
もしくは相関データの上方へのらせん状通過又はマトリ
クスエレメントの線状通過のためのプラグラマプルスイ
ッチであろう。このようなチップは第１２図と同様にし
て容易に構成され得る。

【図面の簡単な説明】

第１図ｔよ、デジタル畳込み手段を構成する従来技術の
処理セルアレイの概略説明図、第２図は、（ｒ＋　１図
のアレイに組込まれたゲート形全加算器セルの概略説明
図、第３図及び第４図は、本発明による介込み実行プロ
セッサの概略説明図であり、第３図は７３番目の動作サ
イクル及び第４図は７７、？１１：目の動作サイクルを
夫々示しでおり、第５図及び第６図は夫々１本発明プロ
セッサ中で全ての正の数及びこの補数を夫々処理するた
めのゲート形全加算器セルの説明図、８ｆ′Ｓ７図１ま
木兄りｊの第３図又は第４図のプロセッサでのビットレ
ベル槓を累η、するためのアキュノ・レータの説明図、
第８図は、第７図のアキュムレータの全加３′１．器セ
ルのｉ３２明図、第９図及び第１０図は、本発明の別の
プロセッサの連続する処理−サイクルを示す説明図、第
１１図は、第９因及び；ａ　１０図のプロセッサのアキ
ュムレータの説明図、第１２図は、第９図及び第１０図
のプロセッサの３つの行の詳細図、第１３図は、第９．
１０及び１２図に組込まれた処理セルの説明図、第１４
図は、第１３図のセルにＭ１込まれたラッチの説明図、
第１５図は、第１４図のラッチのクロック波形の説明図
、及びｄ↓１６図、第１７ｉ’Ｘｌ、第１８図及び１４
１９図は夫々、本発明の畳込み手段、相関手段、マトリ
クス−ベクトル乗算器、マトリクス−マトリクス乗算器
のワードレベルを示す概略説明図である。 １０．７０・・・アレイ、　１１．７１・・・セ　ル、
２１．２２・・・入力ライン、２３・・・出力ライン、
３０、３］、　３２．３３・・・ラッチ、１１０・・・
アキュムレータ。 ｓ、ｓ’ｅ（ａ、ｘ）のＣ／ ｃ−ａ−（ａ、ｘ）、ｓ’＋　（ａ、ｘ）、ｃ’÷５／
、ＣＩｃ−（ｃｔｒｌ　ｅａ、ｘ）、ｓ／＋（ｃｔｒｌ
■ａ　、ｘ）、ｃ’＋　ｓ／、ｃ／Ｆｉｇ、　７゜ Ｆｉｇ、８゜ ｓｐ／■ｑ’ｅｃ’ （ｐ／、　ｑ／　＋　ｐ／、　（、／　＋　ｑ／、　Ｃ
／Ｆｉｃ）、９゜ Ｆｉｇ、　１６　。 、ｚｙｉ　２タ ー−ニー　−一−ｊ− 第１頁の続き ０発　明　者　ケネス・ウィリアム・　Ｉウッド　７ ン ギリス国、タイン串アンド争ウェア・エヌ・イー−１５
−・ピー・ビー、ニューカースルーアポン−タイン、ウ
ニ、テイカーズ・クレスント＃１２ −ぎ「続ン山ＴＩＥ硬） 昭和５９年１１月２２８ １、事件の表示　昭和！３９汀１でｉ轟′］願第２０７
９３５号２、発明の名ｌ８１）″ジタルデータプｆＪレ
ツ＋ノ３、補正をりる者 事件との関係　特ｂ１出願人 名　称　ナショナル・リリーチ・ディベロップメン１−
・コーポレイション ４、代　即　人　東卓都新宿区新宿１丁目１吊１４号　
１１１田ビル８、補正の内容 （１）順回中、出願人の代表者を別紙の通り補充する。 （２）正式図面を別紙の通り補充する。（内容に変更な
し）（３）委任状及び同訳文を別紙の通り補充づる。 手続補正歯 昭和５９年１１月λλ日 特許庁長官　志　賀　学　殿 １、事ｎの表示　ｗｔｔｙ９年ｖＪｇｑｍｗ２ｏ−ｔ９
３＋２、発明の名称　デジタルデータプロセッサ３、補
正をりる者 事件との関係　特許出願人 名　称　ナショナル・リリーチ・デイベ［Ｊツプメント
・コーポレイション ４、代　埋　人　東京都新宿区新宿１丁目１番１４号　
山田ビル明１１１書中、特許請求の範囲を別紙の通り補
正覆る。 ２、特許請求の範囲 ｆｉ＋　データエレメント流に一組の係数を乗算して出
力項を形成するために、 （ａｌ　各々がビットレベル乗算を実行すべく構成され
たビットレベル処理セルの収縮型アレイと、 （ｂｌ　各セルの出力ビットを隣接セルに伝送すべく構
成されたセル相互接続ラインと、（ｃ）セル相互接続ラ
インを介して所定流の入力データをアレイに供給しアレ
イ内で伝搬せしむべく構成されたデータ入力手段と、Ｔ
ｄｌ　処理セルとデータ入力手段との動作を制御するた
めのクロック手段と、 を含むデジタルデータプロセッサであり、プロセッサが
更に累η手段を含んでおり、前記累η一手段は、クロッ
ク手段によって制御されており且つ非同時演算外を出力
項の個々のビットに合算することを特徴とするデジタル
デ（２）　データ入力手段が、データエレメントと係数
とを最下位ビットを前端にしてビットシリアル的ｔこ互
いに向流方向で入力するように構成されていることを特
徴とする特許請求の範囲第１項に記載のデジタルデータ
プロセッサ。 （３）係数再循環手段を含んでおり、前記手段は、各係
数がアレイの各行を反復的に通過するように構成されて
いることを特徴とする特許請求の範囲第２項に記載のデ
ジタルデータプロセッサ。 （４）　データエレメントと係数とが出力項の最大ツー
１長を％にするために付加ゼロビットで延長されたデジ
タルワードから成ることを特徴とする特許請求の範囲第
１項乃至第３項のいずれかに記載のデジタルデータプロ
セッサ。 （５）累算手段が、遅延手段を含む分枝を有する加算器
系を含んでおり、前記系が、切換可能な加算器結線を含
んでおり、前記結線は、アレイの部分積の演算が出力項
に対して早いが遅いかに従ってアレイ部分積を遅延手段
を経由して出力項に伝送するか又は遅延手段を迂回して
出力項に伝送するように構成されていることを特徴とす
る特許請求の範囲第１項乃至第４項のいずれかに記載の
デジタルデータプロセッサ。 （６） （８１アレイが、隣り合うデータビット又は係数ビット
間にゼロを有していないデータエレメントと係数とを乗
算すべく行列形に配置された処理セルを有すること、 （ｂｌ　データ入力手段が、１つ置きの行のデータエレ
メント間に累積時間ズレが伴ない係数についても等価の
ズレが伴なう状態でデータエレメントと係数とをアレイ
内で対向方向に移動ぜしめるＪ：うに構成されているこ
と、及び、（ｅ）　クロック手段が、 （１）１つ置きの処理サイクリで隣り合う行のデータエ
レメントを前進させ、 （Ｉｌ＋　１つ置きの処理サイクルで各係数が同じ行の
各データエレメントと反位相で前進するように隣り合う
行の係数を前進させ、（ｌｉｌ＋　１つ置きの処理サイ
クルで隣り合う行のデータエレメント間と隣り合う行の
係数間とに時間ズレを生成し且つ除去する ように構成されていることを特徴とする特許請求の範囲
第２項に記載のデジタルデータプロセッサ。 （７）　処理セルが隣り同志で接続されたゲート形全加
算器でありこの加算器は、互いに隣り合うセルのうち二
〇最初のセルと２番目のセルとから２つのデータビット
の積を生成し、３番目のセルからの累積和ビットと１つ
下の桁のビットの演算後に得られたキャリービットとに
前記状を加算し、その結果を４番目のセルに出力し、デ
ータビットを２番目のセル及び最初のセルの夫々に移行
させ、このセルによる１つ上の桁の演算に付加するため
の新しいキャリービットを生成することを特徴とする特
許請求の範囲第１項乃至第６項のいずれかに記載のデジ
タルデータプロセッサ。 （８）アレイが処理セルの行を有しており、各処理セル
が係数を再循環せしめる各々のフィートノマツタライン
を備えることを特徴とする特許請求の範囲第１項乃至第
７項のいずれかに記載のデジタルデータプロセッサ。 （９）　フィードバックラインが、適当な係数スループ
ットをタイミング制御すべく構成された遅延手段を含む
ことを特徴とする特許請求の範囲第８項に記載のデジタ
ルデータプロセッサ。 （１０１データエレメントと係数との畳込み又は相関を
行なうように構成されており、アレイ行からのデータエ
レメント出力を瞬接性の各々に入力せしむべく転送する
ためのフィードラインを含むことを特徴とする特許請求
の範囲第１項乃至第９項のいずれかに記載のデジタルデ
ータプロセッサ。 １１１　フィードラインが適当なデータスループットを
タイミング制御すべく構成された遅延手段を含むことを
特徴とする特許請求の範囲７４１０項１こ記載のデジタ
ルデータプロセッサ。 ＋１２１　マトリクス−Ｒクトル乗算を行なうように構
成されており、データ入力手段が、マトリクスの各行を
夫々のベクトルエレメントと対応するアレイの各行に乗
算係数として入力するように構成されていることを特徴
とする特許請求の範囲第１項乃至第１１項のいずれかに
記載のデジタルデータプロセッサ。 （１３１マトリクス−ベクトル乗算アレイの縦続アレイ
をサブアレイとして含んでおり、１つのマトリクスの各
行がサブアレイの各行と対応して行エレメントの各々が
サブアレイの各行を通過するように構成されていること
、及び、データ入力手段が別のマトリクスの各行をサブ
アレイの各行にＪ＋＠次通過ぜしめるように構成されて
いるルデータプロセツ→ノー。 ０４１　係数セットの収容能力を増加するためと特許請
求のＪ□ｉ硅１１第１３項に記載のデジタルワード長及
び／又はマトリクス／マトリクス乗算の収容能力を増加
するためとの双方の次元で縦続可能な集積回路として構
成されていることを特徴とする特許請求の範囲第１２項
に記載のデジタルデータプロセッサ。 （１５１種々の動作モードに適応し得べくプログラマブ
ルなスイッチング手段を含むことを特徴とする特許請求
の範囲第１４項に記載のデジタルデータプロセラ→］゛
。

Claims (1)

1. 【特許請求の範囲】 （１）　データエレメント流に一組の係数を乗算して出
   力項を形成するために、 （ａ）　各々がビットレベル乗算を実行すべく借ｌｊｙ
   されたビットレベル処理セルの収縮型アレイと、 （ｂ）　各セルの出力ビットを隣接セルに伝送すべく構
   成されたセル相互接続ラインと、（ｃ）　−ヒル相互接
   続ラインを介して所定流の入力データをアレイに供給し
   アレイ内で伝搬ぜしむべく　４７’Ｉ成されたデータ入
   力手段と、（ｄ）　処理セルとデータ入力手段との動作
   を制御するためのクロック手段と、 を含むデジタルデータプロセッサであシ、プロセッサが
   更に累算手段を含んでおり、前記累算手段は、クロック
   手段によって制御されておシ且つ非同時演算分を出力項
   の個々のビットに合算することを特徴とするデジタルデ
   ータプロセッサ。 （２）データ入力手段が、データエレメントと係数とを
   最下位ビットを前端にしてビットシリアル的に互いに向
   流方向で入力するように構成されていることを特徴とす
   る特許請求の範囲第１項に記載のデジタルデータプロセ
   ッサ。 （３）係数再循環手段を含んでおり、前記手段は、各係
   数がアレイの各行を反復的に通過するようにｔｌり成さ
   れていることを特徴とする特許請求の範囲第２項に記載
   のデジタルデータプロセッサ。 （４）　データエレメントと係数とが出力項の最大ワー
   ド長をイにするために付加ゼロビットで延長されたデジ
   タルワードから成ることを特徴とする特許請求の範囲第
   １項乃至第３項のいずれかに記載のデジタルデータプロ
   セッサ。 （５）累算手段が、遅延手段を含む分枝を有する加算器
   系を含んでおり、前記系が、切換可能な加算器結線を含
   んでおシ、前記結線は、プレイの部分積の演算が出力項
   に対して早いか遅いかに従ってアレイ部分積を遅延手段
   を経由して出力項に伝送するか又は遅延手段を迂回しで
   出力項に伝送するように構成されていることを特徴とす
   る時訂ｎ請求の範囲第１項乃至第４項のいずれかにｉ己
   １ｉ１ｊｚ）デジタルデータプロセッサ。 （６） （ａ）　つ゛レイが、隣り合うデータビット又は係数ビ
   ット間にゼロを有していないデータエレメントと係数と
   を乗算すべく行列形に配置された処ｊ！１１セルを有す
   ること、 （ｂ）　データ人力手段が、１）置きの行のデータエレ
   メント間に累積時間ズレが伴ない係数についても等価の
   ズレが伴なう状態でデータエレメントと係数とをアレイ
   内で対向方向に移動せしめるように構成されていること
   、及び、（ｃ）　クロック手段が、 （１）１つ置きの処理サイクルで隣シ合う行のデータエ
   レメントを前進させ、 （Ｉｆ）　１つ置きの処理サイクルで各係数が同じ行の
   各データエレメントと反位相で前進するように隣り合う
   行の係数を前進させ、（１１１）１′）置きの処理サイ
   クルで隣り合う行のデータエレメント間と隣り合う行の
   係数間とに時間ズレを生成し且つ除去する ように構成されていることを／Ｖ８徴とする特許請求の
   範囲第２項に記載のデジタルデータプロセッサ。 （７）処理セルが隣ｐ同志で接続されたゲート形全加算
   器であシこの加算器は、互いに阿り合うセルのうちの最
   初のセルと２番目のセルとから２つのデータビットの積
   を生成し、３番目のセルからの累積和ビットと１つ下の
   桁のピントの演算後に得られたキャリービットとに前記
   精を加算し、その結果を４番目のセルに出力し、データ
   ビットを２番目のセル及び最初のセルの夫々に移行させ
   、このセルによる１つ上の桁の演算に付加するための新
   しいキャリービットを生成することを特徴とする特許請
   求のＱＱ囲第１項乃至第６項のいずれかに記載のデジタ
   ルデータプロセッサ。 （８）　アレイが処理セルの行を有しておフ、各処理セ
   ルが係数を再４Ｍｉ　３ＪＪぜしめる各々のフィードバ
   ックラインを備えることを特徴とする特許請求の範囲第
   １項乃至第７項のいずれかに記載のデジタルデータプロ
   セッサ。 （９）　フィードバックラインが、適当な係数スループ
   ットをタイミング制御すべく構成された遅延手段を含む
   ことを特徴とする特許請求の範囲第６項にＦＩＬ載のデ
   ジタルデータプロセッサ。 ０■　データニレメンＩ・と係数との畳込み又は相関を
   行なうように構成されており、アレイ行からのデータエ
   レメント出力を隣接行の各々に入力せしむべく転送する
   だめのフィードラインを含むことを特徴とする特許請求
   の範囲第１項乃至第９項のいずれかに記載のデジタルデ
   ータプロセッサ。 ０υ　フィードラインが適当なデータスルＴプツトをタ
   イミング制御すべく構成された遅延手段を含むことを特
   徴とする特許請求の範囲第１０項に記載のデジタルデー
   タプロセッサ。 （１２マトリクス−ベクトル乗算を行なうように構成さ
   れており、データ入力手段が、マトリクスの各行を夫々
   のベクトルエレメントと対応するプレイの各行に乗算係
   数として入力するように構成されていることを特徴とす
   る特許請求の範囲第１項乃至第１１項のいずれかに記載
   のデジタルデータプロセッサ。 （１３マトリクス−ベクトル乗算プレイの芽ｘＫ児アレ
   イをサブアレイとして含んでおシ、１つのマトリクスの
   各行がサブアレイの各行と対応１゜て行エレメントの各
   々がサブアレイの各行を通過するように構成されている
   こと、及び、データ入力手段が別のマトリクスの各行を
   サブアレイの各行に順次通過せしめるように構成されて
   いることを特徴とする特許請求の範囲ｆｆ１２項に記載
   のデジタルデータプロセッサ。 （＋４）　係数セットの収容能力を増加するためと特許
   請求の範囲ｇａ　ｔ　ａ項に記載のデジタルワード長及
   び／又はマトリクス／マトリクス乗算の収容能力を増加
   するためとの双方の次元で縦続可能な集積回路として構
   成されていることを特徴とする特許請求の範囲第１２項
   に記載のデジタルデー）プロセッサ。 （１５１ｆｉｌ々の動作モードに適応し得べくプログラ
   マブルなスイッナング手段を含むことを特徴とする特許
   請求の範囲第１４項に記載のデジタルデータプロセッサ
   。