JPS6097476A - カ−ド読取装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明ｔｉｔ　、プロパンガスの充填工場等において
、各ポンベに取付けられたボンベ判別用のカードを読取
るときなどに使用されるカード読取装置に関する。

この種のカード読取装置に使用されるカードとして、ｍ
行ｎ列の情報ビットを有し、各列（ｍビット）が一単位
のデータを形成しているものがある（第２図参照；この
図でＦｉｍ　＝　５、ｎ＝６）。

そして、前記カードの読取りは、主に次の方法で行われ
ていた。

（１）　カードをカードリーダ本体に完全に挿入した後
、前記各情報ビットに対応する位置に設けられたｍＸｎ
個のセンサによって各ビットを読取る０ （２）　カードをカードリーダ本体に挿入しながら、ｍ
個のセンサによって一列ずつ順次読取る。この場合、各
列の検出には、各列に対応してカードの移動方向に設け
られたトリガビットによって行う。

ところで、上述した（１）の方法によれば、センサとこ
れに接続される回路数が多くなり、装置が高価になると
ともに信頼性が低下するという欠点があった。寸だ、（
２）の方法によれば、センサはｍ＋１個（情報ビットＪ
ＬＪｍ個十トリガビット用１個）で済むものの、カード
の挿入を手操作で行うために、差込み途中で逆に戻すな
どの操作を行った場合、誤ったデータが読み込まれる欠
点があった。

この発明は、上記の不都合を除去し、カードの逆方向へ
の移動に門わりなく、少ないセンサで正確に情報を読み
取ることのできるカード読取装置を提供するもので、カ
ードの移歴１方向圧従ってトリガビットをアップカウン
トまたはダウンカウントする可逆カウンタと、この可逆
カウンタのカウント値によって指定された列の情報ビッ
トを列単位で記憶するラッチ回路とを具備することを特
徴とする。

以下、図面に基づいて本発明の詳細な説明する。

第１図、・１〜２図は、本発明の一実施例に係るカード
１と内−ドリーダ本体（以下、本体という）２との櫂ζ
略構成を示す図である。これらの図において、カード１
には、ｍ　（”’ｓ　１行ｎ（＝６）列の情報ヒツト３
と、各列に対応してカード２の移動方向に並ぶ６個のト
リガビット４とが書き込まれている。また、トリガビッ
ト４と対称の位置（第２図破線部）５は空白となってい
る。なお、上記各ビットの書き込みは、せん孔、磁気印
刷、着色等によって行う。

一方、本体２何には前記ｔ′ｆｔ報ビット３を列単位で
読み取るための５個のセンサ６と、トリガビット４を所
定の位相差をもって読み取るためのセンサ７ａ、７ｂと
、このセンサ７ａ、７ｂと対称の位置に設けられ、カー
ド２が裏方向に挿入されたときにトリガビット４を読み
取るセンサ８　ａ、８ｂとが取付けられている。ここで
センサ７ａｓ７ｂ（８ａ、８ｂ）はカード２の移動方向
に所定の間隔をもって配置され、トリガビット４を異な
るタイミングで検出する。これによって、センサ７　ａ
。

７ｂ（８ａ、８ｂ）の出力には所定の位相差が生じ、こ
れによってカード２の移動方向を判別することができる
。これら各七ン？６．７　、ａ、　７　ｋｚ嶋し ８　ａｓ　８　ｂフォトセンサ、磁気抵抗素子、ホール
素子等からなり、その出力はリード線９を介して第３図
に示す読取回路に供給される。

第３図において、１０は２チャネル５回路のマルチプレ
クサであり、第１チヤネル側入カ端ａ。

〜ａ、にｖ：１センザ６（６−１〜６−５）の出力が正
順に（すなわちセンサ６−１のＩＢカがａＩに、６−２
の出力がａ２に・・・６−５の出力がａ、に）接続され
、第２チャネル側入力端ｂ１〜ｂ、にはセンサ６の出力
が逆ＩＩＩαに（すなわちセンサ６−１の出力がす、に
、６−２の出力がす、に・・・・６−５の出力がｂｌに
）接続されている。また、マルチプレクサ１０の出力端
Ｑ、〜ｃ５はバス１１を介して５ビツトのラッチ回路１
２〜１７の各入力端に接続されている。さらに、マルチ
プレクサ１゜のセレクト！Ｘｆａ子ＳＬにはＳＲフリッ
ブフロッン°（以下、５ＪｔＦ’ｌ−と略称する）１８
のＱ出力端が接続され、出力端ｃ１〜Ｃ６ばＱ出力端の
“１′／“ＯＮにルれ、じてａ、〜ａＢ／ｂＩＮｂ、に
切替接続されるようになっている。ここで、５ＲＦＦ１
８はセンサ７ａの出力が“１”に立上る時にセットされ
、８ａの出力が“１″に立上る時にリセットされる。こ
の結果、カード２が表方向に挿入され、トリガビット４
がセンサ７ａに検出された時には、５ＲＦＦＩ　８がセ
ットされてＱ出力端が“１″となり、出力端ｂ１〜Ｃ６
が第１チャネル側入力端ａ、〜ａ、に接続され、逆に、
カード２が裏方向に挿入されたときには、出力端ｃＩ”
Ｃ１ｌが第２チャネル側ｂ１〜ｂ、に接続される。こう
して、ラッチ回路１２〜１７の各ビットには、カード２
の表裏方向に関わりなく、情報ビット３の所定ビットの
内容がラッチされる。

次に、１９．２ｏはＤフリップ・フロップ（以下ＤＦＦ
と略称する〕であり、ＤＦＦ１９のクロック端子Ｃには
、センサ７ａ、８ａの出力の論理和信号Ｓ、がオアゲー
ト２１から供給され、ｌＦＦ２０のクロック端子Ｃには
、信号ｓ１の反転信号ＳＩがインバータ２２から供給さ
れる。また、ＤＦＦ１９．２０のリセット端子ＲＫｕ、
センサ７ｂ、８ｂの出力の論理和信号Ｓ２がオアゲート
２３から供給され、各データ端子りには信号Ｓ。

の反転信号Ｓ、がインバータ２４から供給される。

ここで、カード２が挿入される（前進する）とき（第４
１ｆｉＡ、Ｃ）には、センサ７ａ（８ａ）がセンサ７ｂ
（８ｂ）よりトリガビット４を先に検出するから、信υ
・Ｓｌの位相は信号ｓ２の位相より進み、信号Ｓ１が立
上ってから信号Ｓ２が立上るまでのｌ’ｉ１７“１″と
なるパルスＳ３がＤＦＦＩ　９のＱ出力（＜Ｉｌ＋から
出力される（第４図（イ）、（ロ）、に）参照）。すな
わち、センサ７ａ（８ａ）がトリガビット４を検出する
毎に信号ＳＩが“′１″となり、ＤＦＦＩ９にクロック
が供給され、信号ｓ２の読み込みが行われるが、信号ｓ
１の立上り時にはセンサ７ｂ（８ｂ）の出力は“θ″で
あるから、信号Ｓ２が“０″（第４図（ロ））、信号Ｓ
２が１”となり、ＤＦＦＩ９のＱ出力Ｉ）マ１．１は°
１″となる（同図に））。次に、センサ７ｂ（８ｂ）が
トリガビット４を検出すると、その出方がパ１″となり
、信号Ｓ、が６′１”に立上るから、ＤＦＦＩ９がリセ
ットされ、そのＱ　／Ｊ３力端は“０″となる。これに
対してＤＦＦ２０は、信号札の立上り（すなわち、信号
Ｓ、の立下り）によって信号百、を読み込むが、このと
き信号Ｓ、は″“１″、ｓ２は“０２で、Ｄ　Ｆ　Ｆ　
２０　（７）データ端子りには１１　ＯＮが印加される
ので、ＤＦＦ２０はリセット状態を維持する。こうして
、カード２が挿入されるときには、センサ７ａ（８ａｌ
がトリガビット４を検出してからセンサ７ｂ（８ｂ）が
それを検出するまでの間“１″となるパルスＳ、が、Ｄ
ＦＦＩ９のＱ出力端から出力される。

一方、カード２が引き戻はれる（後退する）ときには、
センサ７ｂ（８ｂ）がセンサ７　ａ　（８ａ）よりトリ
ガビット４を先に検出し、信号ｓ２の位相が信号Ｓ、の
位相より進み（第４図Ｂ　）　、　ＤＦＦ２０のＱ出力
端からは、信号ｓ１の立下りから信号Ｓ、の立上りまで
の間゛１″となるパルスｓ４が出力される。すなわち、
ＤＦＦ２０け、信号りの立上り（信号Ｓ１の立下り）に
よって、信号百。

（このとき“′１”信号）を読み込み、信号ｓ２の立上
りＫよってリセットされ、上記パル：ｙ、ｓ４を出力す
る。これに、対して］）ＦＦ１９は、信号ｓ１の立上り
時に信号Ｓ、（このとき“０″信号）を読み込むが、こ
れはＤＰＩ”１９のリセット状態を変えない。こうして
、カード２が引き戻されるときにｔま、あるトリガビッ
ト４がセンサ７　ａ　（８ａ）を通過し終ってから、次
のトリガビット４がセンサ７ｂ（ｆ３ｂ）に達する迄の
間ＩＩ　１％となるパルスＳ４が、Ｄ’ＦＦ２０のＱ出
方端がら出力される。

次ニ、ｍ　５　ｍ　Ｖｃ　オｌ／Ｎ　Ｔ、２５．２６は
、５ＲＦＦ２７がリセット状態にあるときに前記パルス
ｓ３、Ｓ４　を通過させ、５ＩＩＦＦ２７がセット状態
にあるときにこれらをｌ！１．（ｄニするアンドゲート
であり、それらの第１人力端はインバータ２８を介して
Ｓ　ＲＪ７′Ｆ　２７のＱ出方端に、第２人力端はＤＦ
ＦＩ９．２（１）各Ｑ出方端に各々接続されている。

そして、アンドゲート２５の出力は８進（３ビツト）の
可逆カウンタ２９のアップ端子Ｕとデコーダ３０のスト
ローブ端子ＳＢへ、アンドゲート２６の出力は可逆カウ
ンタ２９のダウン端子りへ接続され、可逆カウンタ２９
はパルスＳ、をアップカウントし、パルスＳ４をダウン
カウントする。さらに、可逆カウンタ２９の出力はデコ
ーダ３０の入力端工、〜工、に供給され、可逆カウンタ
２９のカウント値Ｎが１．２・・・６（この値Ｎはカー
ド１の列番号に対応する）と変化するに応じて、ラッチ
回路１２．１３・・・１７に情報ビット３を列単位でラ
ッチする。すなわち、ラッチ回路１２〜１７の各クロッ
ク端子Ｃにはデコーダ３０の第１〜第６出力端Ｑ１〜Ｑ
ｌ、が１対１に接続され、前記カウント値Ｎが１のとき
には、第１出力端Ｑ１を介してラッチ回路１２がクロッ
クされ、情報ビット３の第１列３１がラッチされ、カウ
ント値Ｎが２のときには、第２出力端Ｑ２を介してラッ
チ回路１３がクロックされて情報ビット３の第２列３２
がラッチされ・・・・・・という具合に、情報ビット３
の各列３１〜３６が列単位（５ビット単位）で、ラッチ
回路１２〜１７にラッチされる。そして、最後の情報ビ
ット３６のラッチが終了する時点で、第６出力端Ｑ、か
ら５ＲＦＦ２７のセット端子ＳＫ供給される信号によっ
て５ＲＦＰ２７がセットされ、アンドゲート２５．２６
が閉塞されるとともに１図示せぬ制御回路にストローブ
信号Ｓ、が供給される。これによって制御回路はラッチ
回路１２〜１７にラッチされた情報を読み込み、読み込
み終了後リセット信号Ｒを５ＲＦＦ２７と可逆カウンタ
２９に供給し、これらをリセットする。こうして、アン
ドゲート２５．２６Ｆｉ再び開かれ、次のカード読取の
準備がなされる。

次Ｋ、ＦＡ４図の波形図を参照して上記実施例の動作を
説明する。この場合、まずカード１が差し込まれて前進
しく同１１ｓｆｆＡの部分）、次に引き戻され（同図１
３の部分）、最後に再び差し込寸れてすべての情報ビッ
ト３が読み取られる場合を例にとって説明する。ここで
、カード１が表方向に挿入されたときには、情報ビット
３はマルチプレクサ１０の第１チャネル側入力端ａ１〜
ａ、から出力端Ｑ　１　””　Ｑ　Ｂに供給され、カー
ド１が裏方向に挿入さｉｌ、たときには、第２チヤネル
側入力端す、〜ｂ、から出力端０１〜０．に供給されて
、ラッチ回路１２〜１７の各ビットＩＣは常に所定の情
報ビットがラッチされることはすでに述べた。

さて、第４図の時刻ｔ。圧検作者がカード１を本体２に
挿入すると、時刻ｔ、にセンサ６が先ず情報ビット３１
を読み取り、以下、時刻ｔ、にセンサ７ａ（８ａ）がト
リガピット４１を、時刻ちにセンサ７ｂ（８ｂ）がトリ
ガピット４１を各々読み取る。これによって、時刻ｔ、
〜ｔＩｌの間ＤＦＦ１９の出力信号Ｓ、が１″となり、
可逆カウンタ２９のカウント値Ｎが「１」になるととも
に、デコーダ３０を介してラッチ回路１２がクロックさ
れ、バス１１を介して情報ビット３１がラッチ回路１２
にラッチされるＣ第４図（ハ）、（へ）参照）。以下、
同様にして時刻ｔ、　、ｔ、に第２列の情報ビット３２
、Ｆ３列の情報ビット３３がラッチ回路１３．１４に順
次ラッチされる（同ＩＮＮ、（））、（チ参照）。

次に、操作者が何らかのミスによってカード１を引き戻
すと、同図Ｂに示すように、時刻ｔ、にセンサ７ｂ（８
ｂ）が第３列のトリガビット４３を検出し、時刻ｔ、に
センサ７ａ（８ａ）がこのトリガピット４３を検出し、
時刻ｔ、にセンサ６が＠３列の情報ビット３３を検出す
る。また、時刻上〇にトリガビット４３がセンサ７ａ（
８ａ）を通過し、時刻ｔ、。にセンサ７ｂ（８ｂ）が次
の（第２列の）トリガビット４２を検出する。との結果
、ＤＦＦ２０の出力信号Ｓ、け時刻ｔ、〜ｔ、。

の間“１″となり、可逆カウンタ２９のカウント値Ｎは
「３」から「２」にダウンカウントされる。

ところでこの場合、デコーダ３０のストローブ端子Ｓ、
ＢＫｉ、ｉ信号が供給されないので、デコーダ３０の出
力は全部°“０′に保持され、ラッチ回路１２〜１７は
何ら変化しない。

以下同様に、トリガパルス４２がセンサ７ＩＩＬ（８＆
）を通過する時刻ｔｌｌにカウント値Ｎが「１」に七ッ
卜される。

次に操作者がカード１を再び前進させると（同図Ｃ）、
先に述べたのと同様圧して、時刻ｔｌｌ、ｔｔｓ・・・
・・ｔ、、に、第２列、第３列・・・第６列目の情報ビ
ット３２．３３・・・３６がラッチ回路１３．１４・・
・１７に列単位（５ピット単位）でラッチされる。

そして、最後の第６列目の情報ビット３６がランチされ
る時刻増に、デコーダ８０の第６出力端Ｑ、から５Ｉ（
ＦＦ２７のセット端子Ｓに信号が供給さね一８ＲＦＦ２
？がセットされ、そのＱ出力端からストローブ信号Ｓ、
が出力される（同図（？））、、これによってアントゲ
−）２５．２６が閉塞されるとともに、図示せぬ制御回
路にストローブ信号Ｓ、が供給され、ラッチ回路１２〜
１７の読み取りがなされ、読み取り終了後リセット信号
Ｒによって５ＲＦＦ２７と可逆カウンタ２９がリセット
される。この結果、アンドゲート２５．２６が再び開放
され、１回のカード読取りが終了する。

なお、上記実施例においては、情報ビット８は５行６列
として説明したが、これに限定されることなく・任意の
行列の情報ビン）Ｙ有するカード読取りに適用できるこ
とは勿論である。

また、カードｌが完全に挿入されたことを検出する手段
を設け、情報ビット８がすべてラッチされた後は、カー
ドｌが戻されてもラッチ内容やカウント値Ｎを変化させ
ないようにしてもよい。

さらに、上記実施例の各作用はマイクロコンピュータに
よって実現することも可能である。

以上説明したように、この発明は、カードの移動方向く
従ってトリガビットをアップカウントまたはダウンカウ
ントする可逆カウンタと、この可逆カウンタのカウント
値によって指定された列の情報ビットを列単位で記憶す
るラッチ回路とを具備するので、操作者がカードを挿入
する途中で引き戻すようなことがあっても、常に正しい
情報ビットの読取りをなすことのできる利点が得られる
。

【図面の簡単な説明】

＠１図、第２図は本発明の一実施例に係るカード１とカ
ードリーダ本体２の構成を示す図で、第１図は斜視図、
第２図は平断面図である。第３図は同実施例の読取回路
の構成を示すブロック図、第４図は同読取回路の動作を
説明するための波形図である。 １・・・・・カード、２・・・・・　カードリーグ本体
、３・・・・・情報ビット、４・・・・・　トリガビッ
ト、７ａｓ７ｂｓ８＆％８ｂ・・・・・センサ（読取部
〕、１２〜１７・・・・・ラッチ回路、１９．２０・・
・・・ＤＦＦ、２１．２３・・・・・オアゲート、２２
．２４・・・・・インバータ、２５．２６・・・・・ア
ンドゲート（以上１９〜２６は判定手段）、２９・・・
・・可逆カウンタ。 出願人　株式会社　は　く　さ　ん 出願人　トキコ　株式会社−

Claims (1)

【特許請求の範囲】
1. ｍ行ｎ列の情報ビットと前記各列に対応してカードの移
   動方向に形成されたトリガビットとを有するカードを、
   カードリーダ本体に挿入し、前記各列の情報ビットを列
   単位で順次読取るカード読取装置において、前記トリガ
   ビットを所定の位相差をもって読取る読取部と、前記読
   取部の出力に基づいて前記カードの移動方向を判定する
   判定手段と、前記カードの前進／後退に応じて前記トリ
   ガビットをアップカウント／ダウンカウントする可逆カ
   ウンタと、前記可逆カウンタのカウント値に応じて前記
   情報ビットを列単位で順次記憶するランチ回路とを具備
   することを特徴とするカード読取装置。