JPS611000A - 半導体メモリアレイに使用する冗長回路 - Google Patents

半導体メモリアレイに使用する冗長回路

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JPS611000A
JPS611000A JP60034273A JP3427385A JPS611000A JP S611000 A JPS611000 A JP S611000A JP 60034273 A JP60034273 A JP 60034273A JP 3427385 A JP3427385 A JP 3427385A JP S611000 A JPS611000 A JP S611000A
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word line
pull
circuit
fuse
address
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JP60034273A
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ウイリアム　ダブリユー　イツプ
ガスト　パールゴス
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、半導体メモリチップに係り、特に、
主メモリアレイの障害ワードラインに関連したアドレス
ビットを用いて、チップメモリアレイに冗長行をプログ
ラムする回路に係る。
発明の構成 本発明のプログラミング回路は、主メモリアレイと冗長
メモリアレイとに分割される半導体メモリチップに使用
するように特に構成されている。
この回路は、主アレイの障害ワードラインに関連したア
ドレスピクトがチップに入力された時に冗長アレイの冗
長ワードラインを作動可能にするようにプログラムでき
る。このプログラミング回路は、ヒユーズと、障害ワー
ドラインに関連したアドレスビットが論理高レベル、即
ち、ｊｌｌｊｌの値を有する時にこのヒユーズを切るよ
うに働く高圧ラッチ回路と、障害ワードラインに関連し
たアドレスビットがメモリチップに入力されない限り冗
長ワードラインを接地するように働く出力回路とを具備
している。特に、この出力回路は、プル・ダウントラン
ジスタと、障害ワードラインに関連したアドレスビット
が論理高信号であるか論理低信号であるかに基づいてア
ドレスビット又はその補数を上記プル・ダウントランジ
スタのゲートに通す一対の更に別のトランジスタとを備
えている。
上記の関連したアドレスビットが論理高レベルである場
合には、その補数がプル・ダウントランジスタのゲート
に通される。これに対し、上記関連したアドレスビット
が論理低レベルである場合には、そのアドレスビット自
身がプル・ダウントランジスタのゲートに通される。い
ずれにせよ、プル・ダウントランジスタは、上記の関連
したアドレスビットがメモリチップに入力された時だけ
オフに保たれる。アドレス作動中に適切な論理値がプル
・ダウントランジスタに到達するようにするため、上記
出力回路のラッチ手段を用いて、上記２つの更に別のト
ランジスタの一方をオンにラッチしそしてその他方をオ
フにラッチする。
本発明の種々の特徴、目的及び効果は、添付図面を参照
とした以下の詳細な説明より明らかとなろう。
実施例 半導体メモリチップは、メモリセルの主アレイ及び冗長
アレイの両方で製造されることがしばしばである。例え
ば、６４にビットメモリチップの場合には、主アレイは
、２５６本の主ワードラインと、２５６本のｙ選択ライ
ン即ちビットラインとを備え、この後者のラインは、３
２のｙ選択ラインより成る８個のグループに分割され、
その各々は、１つのＸアドレスを使用するだけでデータ
バイト（例えば、８ビツトデータワード）を同時に選択
することができる。チップへ入力されるデジタルアドレ
ス信号ＡＯ−Ａ１２によって、主アレイの各データバイ
ト位置がアクセスされる。最初の５つのアドレスビット
ＡＯ−Ａ４は、各データバイトの特定のＸアドレスを設
定し、更に別の８個のアドレスビットＡ３−Ａｌ２は、
データバイトＸアドレスを設定する。一方、冗長アレイ
は、冗長メモリセルの行に接続された１つ以上の「冗長
」ワードラインを含み、これらは、主メモリアレイの障
害メモリセルを含む行に代ってアクセスされる。主アレ
イのワードラインに沿って接続された障害メモリセルが
検出された時には、障害メモリセルを含む主ワードライ
ンに関連したＸアドレスの入力によって冗長ワードライ
ンが作動可能にされるように冗長行がプログラムされる
。その後。
主メモリアレイが作動不能にされ、メモリアレイへのＸ
アドレス入力により、障害メモリセルのｙ位置に対応す
るｙ位置において冗長ワードライン上のメモリセルが選
択される。
第１図は、冗長ワードライン２と、デジタルアドレス信
号の特定のＸアドレスビットＡｉに関連した代表的なヒ
ユーズ回路４とを示している。
このヒユーズ回路４は、一対の補数出力５ｏｕｔｉ及び
５ｏｕｔｉを発生し、これらは、交互に一対のｎチャン
ネルトランジスタ６．８のゲートを作動し、Ａｉアドレ
スビット又はその補数Ａｉを、冗長ワードライン２に接
続されたプル・ダウントランジスタ１０のゲートへ通す
。主メモリアレイの主障害ワードラインに代って冗長ワ
ードライン２を使用すべき時には、一対のアドレス信号
Ａｉ、Ａｉの低論理値をトランジスタ６．８を経てプル
・ダウントランジスタ１０のゲートに通しこのプル・ダ
ウントランジスタ１０をオフ状態に保持し冗長ワードラ
イン２を作動可能にするに必要な組合せで信号Ｓ　ｏｕ
ｔｉ及びＳ　ｏｕｔｉを出力するようヒユーズ回路４が
プログラムされる。従って、主障害ワードラインに関連
したＡｉアドレスビットが論理”１”の場合は、ヒユー
ズ回路４は、高レベルのＳ　ｏｕｔｉ信号と低レベルの
Ｓ　ｏｕｔｉ信号を出力するようにプログラムされる。
その後、トランジスタ８は、高レベルのＡｉ倍信号プル
・ダウントランジスタ１０のゲートに達しないようにオ
フにされ、一方、トランジスタ６は、高レベルのＳ　ｏ
ｕｔｉ信号によってオンにされ、低レベルのＡｉアドレ
ス信号がプル・ダウントランジスタのゲートに達して、
プル・ダウントランジスタをオフのまＮに保持する。一
方、主障害ワードラインに関連したＡｉアドレスビット
が論理低レベル即ち”０”の時には、ヒユーズ回路４か
らの信号５ｏｕｔｉが低レベルとなって高レベルの補数
信号Ａｉがプル・ダウントランジスタのゲートに達しな
いようにすると共に、ヒユーズ回路４からのＳ　ｏｕｔ
ｉ信号が高レベルに移行し、低レベルのＡｉアドレス信
号をプル・ダウントランジスタのゲートへ通し、プル・
ダウントランジスタをオフ状態のま２にする。
メモリチップ内のＸアドレス位置、例えば、主ワードラ
インをアクセスするのに用いる各アドレスビットＡｉご
とに１つのヒユーズ回路４が設けられる。ここで明らか
なように、全てのヒユ−ズ回路が主メモリアレイ内の障
害ワードラインの特定のＸアドレスでプログラムされた
時には、ヒユーズ回路に接続されたプル・ダウントラン
ジスタがオフのまへであり、従って、冗長ワードライン
は、主メモリアレイの障害ワードラインのＸアドレスに
関連した全てのＸアドレスビットがメモリチップに入力
された時だけ作動可能にされる。
障害ワードラインのＸアドレス以外のＸアドレスが存在
する時には、ヒユーズ回路に接続された少なくとも１つ
のプル・ダウントランジスタのゲートがオンされ、冗長
ワードラインを接地して、その作動可能化を防止する。
冗長メモリ回路には、更に別のヒユーズ回路１２と、プ
ル・ダウントランジスタ１３とを設けることができ、こ
の更に別のヒユーズ回路は、冗長ワードライン選択信号
Ｄｊを受ける。冗長ワードライン２を使用すべき時には
、冗長ワードライン選択信号ＤＪが高レベルにされ、ヒ
ユーズ回路１２に高論理信号を出力させ、この信号はイ
ンバータ１４によって反転されて、プル・ダウントラン
ジスタ１３をオフにし、冗長ワードラインから接地状態
を除去する。冗長ワードラインが使用されない場合には
、冗長ワードライン選択信号Ｄｊが低レベルのまＮにさ
れ、ヒユーズ回路１２は、低論理信号を出力し、この信
号によってプル・ダウントランジスタ１３をオンにし、
プル・ダウントランジスタ１３を経てワードライン２を
、接地する。このようにして、冗長ワードライン２と生
り−ドラインとが”０”のＸアドレス（即ち、アドレス
ビットが全て”０”のＸアドレス）で同時にアクセスさ
れないようにする。
第１図の各ヒユーズ回路４が第２図に詳細に示されてい
る。ヒユーズ回路４は、プログラミン　　　　゛グミ圧
の源ＶＰＰと電圧節点１８との間に接続された多結晶シ
リコンのヒユーズ１６と、電圧節点１８に接続されたプ
ル・ダウントランジスタ２０と、ヒユーズ１６を切る目
的でプル・ダウントランジスタ２０のゲートに接続され
た高圧ラッチ２２と、ヒユーズ回路４の出力信号Ｓ　ｏ
ｕｔｉ及びＳ　ｏｕｔｉを発生するために電圧節点１８
の電圧をラッチする出力ラッチ２４とを備えている。高
圧ラッチ２２は、ｎチャンネルトランジスタ２６と、２
つのｐチャンネルトランジスタ２８及び３０とを備えて
いる。
トランジスタ２６及び２８のゲートは、ｎチャンネルト
ランジスタ３２を経てＡｉアドレスビットを受け取り、
一方、トランジスタ３０のゲートは、トランジスタ２６
のソースに接続されている。プログラミング電圧Ｖｍｕ
ｌｔ　（これは、典型的なＥＰＲＯＭメモリアレイ構成
では約１８ボルトである）がトランジスタ２８及び３０
のソースに供給される。トランジスタ３２のゲートは、
冗長ワードライン選択信号Ｄｊと、　ＲＥＤＵＮＤＡＮ
ＣＹ　ＥＮＡＢＬＥ　／　ＣＨＩＰ［ＥＮＡＢＬＥ複合
信号（ＲＥＤ　−ＧＥ）との状態に応じたナントゲート
３６の出力によって駆動されるインバータ３４に接続さ
れる。又、このナントゲートは、プル・ダウントランジ
スタ３８を駆動する。
出力ラッチ２４は、電圧節点１８とアースとの間に接続
されたキャパシタ４０と、電圧節点１８とアースとの間
に接続されたプル・ダウントランジスタ４２と、電圧節
点１８とプル・ダウントランジスタ４２のゲートとの間
に接続されたインバータ４４と、電圧節点１８と電源Ｖ
　ｐＰ　／　Ｖ　ｅｃとの間に接続された接続されたｎ
チャンネルプル・アップトランジスタ４６とを備えてい
る。電圧節点１８は、ヒユーズ回路４のＳ　ｏｕｔｉ信
号を供給し、インバータ４４は、ヒユーズ回路のＳ　ｏ
ｕｔｉ信号を供給する。
プログラミング中に、Ａｉアドレスビットは、主障害ワ
ードラインのＸアドレスに関連した値にセットされる。
Ｄｊ倍信号、ヒユーズ回路１２を経て冗長ワードライン
２を選択するよう高レベルにセットされ、ＲＥＤＵＮＤ
ＡＮＣＹ　ＥＮＡＢＬＥ／ＣＨＩＰ　ＥＮＡＢＬＥ複合
信号は、冗長ワードラインをプログラミングする準備の
ために高レベルにセットされ、ナントゲート３６とイン
バータ３４の合成作動によってトランジスタ３２がオン
にされ、Ａｉアドレスビットが高圧ラッチへ送られる。
プル・ダウントランジスタ３８は、もちろん、ナントゲ
ートの低レベル出力によってオフにされる。障害ワード
ラインのＸアドレスに関連したＡｉアドレスビットが高
レベルである時、トランジスタ２８は、ｐチャンネル特
性であるので、オフに保たれ、一方、トランジスタ２６
は、オンにされて、ｐチャンネルトランジスタ３０のゲ
ートを接地し、このトランジスタ３０をオンにし、高レ
ベルのプログラミング電圧Ｖｍｕｌｔをプル・ダウント
ランジスタ２０のゲートに転送する。従って、プル・ダ
ウントランジスタ２０は、オンにされて、出力ラッチ２
４の電圧節点１８を接地する。プログラミング電圧源Ｖ
ＰＰからの電流は、ヒユーズ１６を切断するプロセス中
にヒユーズ１６を経てアースへと流れる。
この間、節点１８が接地状態になることにより、インバ
ータ４４の出方が高レベルに変り、トランジスタ４２を
オンにして節点１８を接地レベルにロックする。従って
、インバータの出方、即ち、Ｓ　ｏｕｔｉ信号は、高レ
ベルにラッチされて、トランジスタ１６をオンにし、Ｓ
　ｏｕｔｉ信号は、低レベルにラッチされて、トランジ
スタ１８をオフにする。
その後、高レベルのＡｉアドレスがメモリチップに入力
されると、低レベルの補数信号Ａｉがトランジスタ６を
経てプル・ダウントランジスタ１゜のゲートへ送られ、
プル・ダウントランジスタをオフ状態に保つ。
障害ワードラインのＸアドレスに関連したＡｉアドレス
ビットが低レベルである場合には、低レベルのＡｉビッ
トがプログラミング中にヒユーズ回路１４に送られる。
トランジスタ２６は、オフのまＮであり、トランジスタ
２８はオンとなってＶ　ｍｕｌｉ信号をトランジスタ３
ｏのゲートに送り、トランジスタ３０はオフとなってプ
ル・ダウントランジスタ２０のゲート電圧を低レベルに
保持する６ヒユーズ１６は何等変化がなく、電圧節点１
８を充電し、インバータ４４の出力を低レベルにし、プ
ル・ダウントランジスタ４２をオフにする。
これで、Ｓ　ｏｕｔｉ信号は低レベルにラッチされ、ト
ランジスタ６をオフにする一方、Ｓ　ｏｕｔｉ信号は高
レベルにラッチされて、トランジスタ８をオンにする。
これに続く低レベルのＡｉアドレスビット入力により、
トランジスタ８を経て低電圧がプル・ダウントランジス
タ１０のゲートに印加され、このプル・ダウントランジ
スタ１ｏをオフ状態に保持し、冗長ワードライン２を作
動可能にできるようにする。
プル・アップトランジスタ４６は、チップ動作の電源遮
断モード中に、電圧節点１８の電圧を接地するために使
用される。チップの電源遮断中は、プル・ダウントラン
ジスタ４６のソースにかへるチップ供給電圧が接地され
、このプル・アップトランジスタのゲートとドレインの
接続部、ひいては、電圧節点１８をこれに追従させる。
従って、電圧節点１８は、チップ回路のいずれかに存在
する残留キャパシタンスによってこの節点にか＼ること
のある電荷を保持することはない。チップの電源が投入
されると、電圧節点１８は、ヒユーズ１６の状態に応じ
た電圧状態をとる。ヒユーズ１６が切断された場合には
、プル・アップトランジスタ４６のゲートにか賢る低電
圧により、電源がＶ　ｐｐ　／　Ｖ　ｃｃレベルまで上
昇した時でも、このプル・アップトランジスタがオフ状
態に維持される。次いで、インバータ４４は、高レベル
出力を発生してプル・ダウントランジスタ４２をオンに
し、電圧節点１８をアースレベルに保持し、前記したよ
うにＳ　ｏｕｔｉ及びＳ　ｏｕｔｉ出力をラッチする。
然し乍ら、ヒユーズ１６に変化がない時には、チップの
電源投入状態により、ヒユーズ１６を経てキャパシタ４
０に電流が流れる。ヒユーズ１６の電流容量はプル・ダ
ウントランジスタ４２より相当に大きいので、このプル
・ダ、ラントランジスタ・は、電源投入中にヒユーズに
流れる電流をアースすることができず、キャパシタ４０
が充電し、電圧節点１８の電圧を充分に持ち上げて、イ
ンバータ４４の出力を低レベルにし、プル・ダウントラ
ンジスタ４２をオフにする。ヒユーズ回路からの信号Ｓ
　ｏｕｔｉ及びＳ　ｏｕｔｉは、前記したようにラッチ
され、この時にはヒユーズ１６の状態に変化がないこと
を表わす。
本発明の１つの好ましい実施例についてのみ説明したが
、本発明の精神及び範囲から逸脱せずに上記した冗長回
路の構造及び機能に種々の変更がなされ得ることが当業
者に明らかであろう。それ故、本発明は、特許請求の範
囲のみによって限定されるものとする。
【図面の簡単な説明】
第１図は、冗長ワードラインと、複数のヒユーズ回路と
を具備していて、主メモリアレイの障害ワードラインに
関連したアドレスビットを用いてこれらのヒユーズ回路
をプログラムできるような半導体メモリチップの冗長ア
レイを示す図であり、そして 第２図は、第１図のヒユーズ回路の詳細な回路図である
。 ２・・・冗長フードライン ４・・・ヒユーズ回路 ６．８・・・ｎチャンネルトランジスタ１０・・・プル
・ダウントランジスタ １２・・・ヒユーズ回路 １６・・・多結晶シリコンヒユーズ １８・・・電圧節点 ２０・・・プル・ダウントランジスタ ２２・・・高圧ラッチ　　２４・・・出力ラッチ２６．
３２・・・ｎチャンネルトランジスタ２８．３０・・・
ｐチャンネルトランジスタ３４・・・インバータ 図面の浄書（内容に変更なし） 手続補正書（方式） 特許庁長官　　宇　賀　道　部　　殿　　０Ｂ１、事件
の表示　　　昭和６０年特許願第３４２７３号３、補正
をする者 事件との関係　　出廓人 氏　名　　　ウィリアム　ダブリｊ、−イノプ外１名 ４代理人 ５、補正命令の日（リ　　　昭和６０年６月２５日（＋
７］谷に叉丈なしノ ロ２２

Claims (2)

    【特許請求の範囲】
  1. （１）主アレイと冗長アレイとに分割される半導体メモ
    リチップに使用する回路において、この回路は、主アレ
    イの障害ワードラインに関連した値を有するアドレスビ
    ットがチップに入力された時に冗長アレイの冗長ワード
    ラインを作動可能にするようにプログラムすることがで
    き、上記アドレスビットの値は、主アレイの障害ワード
    ラインのアドレス位置に基づいて２つの相補的な状態の
    うちの１つをとり、上記回路は、 ヒューズと、 障害ワードラインに関連したアドレスビットを受け取る
    ように接続されていて、上記回路のプログラミング中に
    このアドレスビットが２つの出力状態のうちの第１の状
    態をとった場合に上記ヒューズを切る手段と、 冗長ワードラインを作動可能にする手段とを具備し、こ
    の手段は、冗長ワードラインを接地するプル・ダウン手
    段と、このプル・ダウン手段に接続されていて、このプ
    ル・ダウン手段をオフにする出力を供給すると共に、主
    メモリアレイの障害ワードラインに関連した値を有する
    アドレスビットがメモリチップに入力された時に冗長ワ
    ードラインの接地を防止するような出力手段と、上記回
    路がプログラムされる時に上記出力手段によって上記プ
    ル・ダウン手段に送られた上記出力をラッチするラッチ
    手段とを備えていることを特徴とする回路。
  2. （２）上記出力手段は、上記ヒューズの状態に応じた論
    理レベルを有する相補的な出力信号を供給する手段と、
    この相補的な出力信号を受け取るように接続され、主ア
    レイの障害ワードラインに関連した値を有するアドレス
    ビットがメモリチップに入力された時にアドレスビット
    の２つの相補的な状態のうちの低レベルの方を上記プル
    ・ダウン手段に通すゲート手段とを備えた特許請求の範
    囲第（１）項に記載の回路。
JP60034273A 1984-02-22 1985-02-22 半導体メモリアレイに使用する冗長回路 Pending JPS611000A (ja)

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US582438 1984-02-22
US06/582,438 US4617651A (en) 1984-02-22 1984-02-22 Redundancy circuit for use in a semiconductor memory array

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JPS611000A true JPS611000A (ja) 1986-01-06

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