JPS61103269A - 複数プロセツサシステムの縮退動作方式 - Google Patents
複数プロセツサシステムの縮退動作方式Info
- Publication number
- JPS61103269A JPS61103269A JP59225481A JP22548184A JPS61103269A JP S61103269 A JPS61103269 A JP S61103269A JP 59225481 A JP59225481 A JP 59225481A JP 22548184 A JP22548184 A JP 22548184A JP S61103269 A JPS61103269 A JP S61103269A
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- Japan
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- processor
- data
- processing
- bus
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のプロセッサをネットワーク状に相互接
続して並列動作させる複数プロセッサシステムの縮退動
作方式に関する。
続して並列動作させる複数プロセッサシステムの縮退動
作方式に関する。
多数の処理装置(プロセッサ)を並べ、並列動作させる
ことで演算速度を高める方式は従来から種々提案されて
いる。このような方式においては、各プロセッサが完全
に他と独立に動作することを条件とすると、通用し得る
範囲が極めて限定されたものとなる。従って、異なるプ
ロセッサ間を何らかの形で結合して情報を交換すること
は不可欠と言ってよい。
ことで演算速度を高める方式は従来から種々提案されて
いる。このような方式においては、各プロセッサが完全
に他と独立に動作することを条件とすると、通用し得る
範囲が極めて限定されたものとなる。従って、異なるプ
ロセッサ間を何らかの形で結合して情報を交換すること
は不可欠と言ってよい。
これまで考えられている基本的な結合形態には大きく分
けて3つの方式がある。それらは、■すべてのプロセッ
サに共通なバスを持つ方式、■ネットワーク状にする、
即ち多数のプロセッサを配置し、各プロセッサが隣接す
るプロセッサとそれぞれ直接にデータ転送する通信パス
を持つ方式、■クロスバ・スイッチに代表されるような
スイッチング網を備え、柔軟な即ち接離自在な相互結合
を実現する方式、の3つである。実際にはこれらを組み
合わせたり、種々の変形・改良を施した方式が多数提案
されている。本発明は上記■のように、隣接するプロセ
ッサユニット間に直接の通信バスを持つ複数プロセッサ
システムを対象とする。
けて3つの方式がある。それらは、■すべてのプロセッ
サに共通なバスを持つ方式、■ネットワーク状にする、
即ち多数のプロセッサを配置し、各プロセッサが隣接す
るプロセッサとそれぞれ直接にデータ転送する通信パス
を持つ方式、■クロスバ・スイッチに代表されるような
スイッチング網を備え、柔軟な即ち接離自在な相互結合
を実現する方式、の3つである。実際にはこれらを組み
合わせたり、種々の変形・改良を施した方式が多数提案
されている。本発明は上記■のように、隣接するプロセ
ッサユニット間に直接の通信バスを持つ複数プロセッサ
システムを対象とする。
多数のプロセッサを並列に動作させるシステムにおいて
は、その中の1台が何らかの原因によって故障し、動作
しなくなるといった事態が考えられる。前述の■の方式
では、バスアクセスの集中を回避するという制約からプ
ロセッサの数が例えば10台程度と少ないので故障発生
が稀である上、故障したプロセンサはバスから切り離す
だけでよいからその対策が比較的簡単であるが、■の方
式においては、例えば8×8の格子状配列としても64
台になるという様にプロセッサの数が多いので故障の起
こる可能性が非常に大きくなる上、故障プロセッサを切
り離す(動作停止させる)とプロセッサ相互間の通信パ
スが故障プロセッサの所で遮断されるという問題がある
。■のような方式(、〜1′1′はプ°ゞ・すの位相幾
何学的な結合形態が重要な意味を持つ場合が多いので、
1台の故障が全体の動作に及ぼす影響は大きい。
は、その中の1台が何らかの原因によって故障し、動作
しなくなるといった事態が考えられる。前述の■の方式
では、バスアクセスの集中を回避するという制約からプ
ロセッサの数が例えば10台程度と少ないので故障発生
が稀である上、故障したプロセンサはバスから切り離す
だけでよいからその対策が比較的簡単であるが、■の方
式においては、例えば8×8の格子状配列としても64
台になるという様にプロセッサの数が多いので故障の起
こる可能性が非常に大きくなる上、故障プロセッサを切
り離す(動作停止させる)とプロセッサ相互間の通信パ
スが故障プロセッサの所で遮断されるという問題がある
。■のような方式(、〜1′1′はプ°ゞ・すの位相幾
何学的な結合形態が重要な意味を持つ場合が多いので、
1台の故障が全体の動作に及ぼす影響は大きい。
本発明は、かかるシステムにおいて、1台あるいは複数
台のプロセッサが故障した場合でも、通信パスを速やか
に切り換えて隣接プロセッサによる負荷分担で処理を代
行させることにより、幾何学的な結合形態を擬似的に保
ち、全体の性能低下を最小限に抑えようとするものであ
る。
台のプロセッサが故障した場合でも、通信パスを速やか
に切り換えて隣接プロセッサによる負荷分担で処理を代
行させることにより、幾何学的な結合形態を擬似的に保
ち、全体の性能低下を最小限に抑えようとするものであ
る。
本発明は、多数のプロセッサを相互結合して並列処理す
るシステムの縮退動作方式において、各プロセッサ内に
故障検出回路と、バイパス用のデータ転送路と、隣接プ
ロセッサに故障状態を知らせる信号線とを設け、或るプ
ロセッサが故障した場合には該故障プロセッサを切り離
しかつ前記データ転送路でバイパスし、該故障プロセッ
サに割当てられた処理は該故障プロセフすの予め定めた
隣接プロセッサに代行させることを特徴とするものであ
る。
るシステムの縮退動作方式において、各プロセッサ内に
故障検出回路と、バイパス用のデータ転送路と、隣接プ
ロセッサに故障状態を知らせる信号線とを設け、或るプ
ロセッサが故障した場合には該故障プロセッサを切り離
しかつ前記データ転送路でバイパスし、該故障プロセッ
サに割当てられた処理は該故障プロセフすの予め定めた
隣接プロセッサに代行させることを特徴とするものであ
る。
((’1−JTI)
、ネットワーク状に複数のプロセッサを接
続して並列処理するシステムで、単位プロセッサ(マル
チプロセッサシステムを構成する各プロセッサ:以下P
Eと呼ぶ)のあるものが故障を起こした場合、本発明方
式では二つの段階を経て機能低下を最小限に抑える縮退
動作モードに切り換える。その一つは、故障したことを
検出して自ら通信パスを切り換える操作段階であり、他
の一つは故障PEに直接結合された隣接PEが故障PE
からの故障検出信号を受は取り、その後は故[PEの行
なうべき処理を代行する段階である。
、ネットワーク状に複数のプロセッサを接
続して並列処理するシステムで、単位プロセッサ(マル
チプロセッサシステムを構成する各プロセッサ:以下P
Eと呼ぶ)のあるものが故障を起こした場合、本発明方
式では二つの段階を経て機能低下を最小限に抑える縮退
動作モードに切り換える。その一つは、故障したことを
検出して自ら通信パスを切り換える操作段階であり、他
の一つは故障PEに直接結合された隣接PEが故障PE
からの故障検出信号を受は取り、その後は故[PEの行
なうべき処理を代行する段階である。
第1図に、故障PEが通信パスの切り換えを実現する原
理を示す。aは1台のPE、b、cはそれぞれPEaに
隣接するPEで、通常動作においては複数ビットの幅を
持った通信パスdによって相互に結合される。eは該バ
スに介在した双方向データトランシーバである。以上の
a、d、eで示しである部分がPEの基本的な結合形態
である。
理を示す。aは1台のPE、b、cはそれぞれPEaに
隣接するPEで、通常動作においては複数ビットの幅を
持った通信パスdによって相互に結合される。eは該バ
スに介在した双方向データトランシーバである。以上の
a、d、eで示しである部分がPEの基本的な結合形態
である。
ここで、PEaが故障を起こした場合、そこに付設され
た故障検出回路fからバス切換信号gが出力される。故
障検出回路fは、例えば第2図に示すように、プロセッ
サのステータスを常に監視し・故障状態が現われた場合
にその固有パターンをデコーダhでデコードしてHAL
T信号を得、これをフリップフロップFFでラッチして
バス切換信号gを得る構成である。プロセッサは自己の
内部状態を示す各種ステータス信号を上げているが、そ
の各種ステータス信号のある組合せがデータ処理動作を
停止すべき故障の発生を示す。デコーダhは入力信号が
この組合せになったとき(図のように3人力なら101
などになったとき)ホルト信号HALTをL(ロー)レ
ベルにする。これはインバータ■で反転されてH(ハイ
)レベル信号になり、フリップフロップFFに入力する
。このフリップフロップのデータ入力端子りには→−■
なるHレベル信号が入力されており、該FFに対するク
ロック入力となる上記インバータ■の出力信号がLから
Hに立上るときHレベルデータが取込まれてQ出力つま
りバス切換信号gがHレベルになる。このフリップフロ
ップは故障プロセッサが回復したとき該プロセッサから
CLR信号が与えられ、故障状態(g=1)から正常状
態(g=o)′に復帰する。
た故障検出回路fからバス切換信号gが出力される。故
障検出回路fは、例えば第2図に示すように、プロセッ
サのステータスを常に監視し・故障状態が現われた場合
にその固有パターンをデコーダhでデコードしてHAL
T信号を得、これをフリップフロップFFでラッチして
バス切換信号gを得る構成である。プロセッサは自己の
内部状態を示す各種ステータス信号を上げているが、そ
の各種ステータス信号のある組合せがデータ処理動作を
停止すべき故障の発生を示す。デコーダhは入力信号が
この組合せになったとき(図のように3人力なら101
などになったとき)ホルト信号HALTをL(ロー)レ
ベルにする。これはインバータ■で反転されてH(ハイ
)レベル信号になり、フリップフロップFFに入力する
。このフリップフロップのデータ入力端子りには→−■
なるHレベル信号が入力されており、該FFに対するク
ロック入力となる上記インバータ■の出力信号がLから
Hに立上るときHレベルデータが取込まれてQ出力つま
りバス切換信号gがHレベルになる。このフリップフロ
ップは故障プロセッサが回復したとき該プロセッサから
CLR信号が与えられ、故障状態(g=1)から正常状
態(g=o)′に復帰する。
トランスミッタmの反転端子によりLレベルにされたバ
ス切換信号gによってデータトランシーバeは無効とな
り、通常の通信バスdは切り離される。逆にバス切換信
号gがHレベルのま一加わるデータトランシーバjが有
効となり、故障時中継バスkによってPEbとPEcの
間が結合される。
ス切換信号gによってデータトランシーバeは無効とな
り、通常の通信バスdは切り離される。逆にバス切換信
号gがHレベルのま一加わるデータトランシーバjが有
効となり、故障時中継バスkによってPEbとPEcの
間が結合される。
以上が第1段階であり、次に第2段階に移る。
つまり、PEaの故障を示すバス切換信号gは、故障報
知信号線iを通して左隣接PEbに隣接PE故障ビット
lとして伝えられるので、PEbはPEaの故障を知る
ことができる。この場合PEbは、PEcからPEaに
対して送られるべきデータや、PEbからPEaに対し
て送られるべきデータや、制御信号用共通バスmからP
Eaに対して送られるべきデータを、PEaに代って受
は取1、、l リ、その処理を代行する。
知信号線iを通して左隣接PEbに隣接PE故障ビット
lとして伝えられるので、PEbはPEaの故障を知る
ことができる。この場合PEbは、PEcからPEaに
対して送られるべきデータや、PEbからPEaに対し
て送られるべきデータや、制御信号用共通バスmからP
Eaに対して送られるべきデータを、PEaに代って受
は取1、、l リ、その処理を代行する。
以上は単位プロセッサPEを一次元に並べた場合の処理
であるが、単位プロセッサの結合を二次元格子状とした
場合の実施例を以下に説明する。
であるが、単位プロセッサの結合を二次元格子状とした
場合の実施例を以下に説明する。
第3図は単位プロセッサPEを2次元に配置した場合の
概略ブロック図で、nは故障PE、oは故tFtPEn
の左隣接PE、pは上隣接PE、rは右隣接P E S
sは下隣接PEである。PEnは故障前は点線で示す通
信パスで上下左右の単位プロセッサp、s、o、rと接
続しているが故障するとこの通信パスは遮断され、第1
図で説明したと同様にして横方向には故障時中継パスk
が、また縦方向にも故障時中継パスtが形成される。こ
の場合は、横方向の通信パスに関しては左隣りのPEo
が、また縦方向の通信パスに関しては上隣りのPEpが
それぞれPEnの処理を代行するように予め定めておく
。処理内容は第1図で説明したと同様であるが、画像処
理を例にして更に詳しく述べると次の様になる。PEn
、PEo、PEr。
概略ブロック図で、nは故障PE、oは故tFtPEn
の左隣接PE、pは上隣接PE、rは右隣接P E S
sは下隣接PEである。PEnは故障前は点線で示す通
信パスで上下左右の単位プロセッサp、s、o、rと接
続しているが故障するとこの通信パスは遮断され、第1
図で説明したと同様にして横方向には故障時中継パスk
が、また縦方向にも故障時中継パスtが形成される。こ
の場合は、横方向の通信パスに関しては左隣りのPEo
が、また縦方向の通信パスに関しては上隣りのPEpが
それぞれPEnの処理を代行するように予め定めておく
。処理内容は第1図で説明したと同様であるが、画像処
理を例にして更に詳しく述べると次の様になる。PEn
、PEo、PEr。
P E p 、 P E s 、 −−・−は全て、
ハードおよびソフ 1ト面において同様の
構成であり、画面を格子状に区切ったその1区分の処理
を分担する。画面に斜線を引く場合を考えると、この場
合は各PEに該斜線の始゛終点データが与えられる。各
PEは該斜線の各点を計算し、その各点の中に自己の処
理区分のものがあると、その点の画面メモリへの書込み
処理を行なう。正常時はか−る処理を各PEが一斉に行
なう(並列動作する)が、故障時は故障PEnの処理を
予め指定された単位プロセッサPEoまたはPEpが行
なう。これは上記の例では自己の処理範囲の変更である
。データ処理には自己のデータで処理可能なものの他に
、隣接プロセッサからデータを受取りそれを用いて処理
するものもある。このような場合は故障時中継パスを利
用して隣々接PEからデータを受取って処理する、例え
ばPEsからPEnへのデータをバスtによりPEpが
受取って処理をし、またPErからPEnへのデータを
バスkによりPEoが受取って処理する。図中、PEp
とPEoに斜線を付した部分が処理代行を示している。
ハードおよびソフ 1ト面において同様の
構成であり、画面を格子状に区切ったその1区分の処理
を分担する。画面に斜線を引く場合を考えると、この場
合は各PEに該斜線の始゛終点データが与えられる。各
PEは該斜線の各点を計算し、その各点の中に自己の処
理区分のものがあると、その点の画面メモリへの書込み
処理を行なう。正常時はか−る処理を各PEが一斉に行
なう(並列動作する)が、故障時は故障PEnの処理を
予め指定された単位プロセッサPEoまたはPEpが行
なう。これは上記の例では自己の処理範囲の変更である
。データ処理には自己のデータで処理可能なものの他に
、隣接プロセッサからデータを受取りそれを用いて処理
するものもある。このような場合は故障時中継パスを利
用して隣々接PEからデータを受取って処理する、例え
ばPEsからPEnへのデータをバスtによりPEpが
受取って処理をし、またPErからPEnへのデータを
バスkによりPEoが受取って処理する。図中、PEp
とPEoに斜線を付した部分が処理代行を示している。
但し、本例では上下方向に送られるデータと左右方向に
送られるデータが独立でない場合、具体的には上から送
られてきたデータと左から送られてきたデータを加算す
るとか、上から送られてきたデータを右に伝えるなどの
動作は代行できない。
送られるデータが独立でない場合、具体的には上から送
られてきたデータと左から送られてきたデータを加算す
るとか、上から送られてきたデータを右に伝えるなどの
動作は代行できない。
第4図はこの点を考慮した本発明の他の実施例である。
本例では故障P E nの左上に配置されたPEQをブ
タ中11!器として用いる。すなわち、通常時にPEn
が左右方向に伝わるデータをもとに行なう処理を、故障
時に左のPEoが代行するだけでなく、PEoがPE(
1を通じて上のPEpにデータを与えてやることによっ
てPEpにも行なわせる。Uのこのための通信パスであ
る。同様に、通常時にPEnが上下方向に伝わるデータ
をもとに行なう処理を、故障時に上のPEpが代行する
だけでなく、PEpがPEqを通じて左のPE。
タ中11!器として用いる。すなわち、通常時にPEn
が左右方向に伝わるデータをもとに行なう処理を、故障
時に左のPEoが代行するだけでなく、PEoがPE(
1を通じて上のPEpにデータを与えてやることによっ
てPEpにも行なわせる。Uのこのための通信パスであ
る。同様に、通常時にPEnが上下方向に伝わるデータ
をもとに行なう処理を、故障時に上のPEpが代行する
だけでなく、PEpがPEqを通じて左のPE。
にデータを与えてやることによってp E o &yも
行なわせる。結局、どのような処理に関してもPE。
行なわせる。結局、どのような処理に関してもPE。
とPEpとで重複して処理を代行することになるが、こ
のような方式をとることによって、PEnが故障した場
合でもすべての処理を代行することができる。しかも、
このためにPEoとPEpとの中継を行なうPEqでは
特別なハードウェアの付加は必要とせず、プロセッサに
よる読み書きだけでデータ中継を実現させることができ
る。
のような方式をとることによって、PEnが故障した場
合でもすべての処理を代行することができる。しかも、
このためにPEoとPEpとの中継を行なうPEqでは
特別なハードウェアの付加は必要とせず、プロセッサに
よる読み書きだけでデータ中継を実現させることができ
る。
簡単な代行例を第5図(ホ)〜(チ)に示す。
同図の(イ)〜(ニ)は通常時で、故障時の(ホ)〜(
チ)に対応する。(イ)は、通常時にPEnが左のPE
oからデータを受は取って処理を行なう状況を示すのに
対して、(ホ)はPEn故障時にPEoがPEo自身か
らデータを受は取って処理を代行するほか、PEoがP
Eqを通してPEpにもデータを与え、PEpも処理の
代行をすることを示している。ただし結果を送出する処
理に関しては、上下方向の送出はPEpだけが代行し、
左右方向の送出はPEqだけが代行するように定める。
チ)に対応する。(イ)は、通常時にPEnが左のPE
oからデータを受は取って処理を行なう状況を示すのに
対して、(ホ)はPEn故障時にPEoがPEo自身か
らデータを受は取って処理を代行するほか、PEoがP
Eqを通してPEpにもデータを与え、PEpも処理の
代行をすることを示している。ただし結果を送出する処
理に関しては、上下方向の送出はPEpだけが代行し、
左右方向の送出はPEqだけが代行するように定める。
上記(イ)と(ホ)の動作を対比しながら説明する。(
イ)は矢印■で示すようにPEnがPE。
イ)は矢印■で示すようにPEnがPE。
からデータを受けて処理をし、その結果を矢印■“!・
1 〜。−?:!1すようCPEp、P□11
.。3へ転送するケースであるが、これを(ホ)でも次
の様に代行している。先ず、PEoはループ状の矢印■
で示すようにPEo自身から送信するデータをPEnに
代って受取り、PEnに代って処理をする。
1 〜。−?:!1すようCPEp、P□11
.。3へ転送するケースであるが、これを(ホ)でも次
の様に代行している。先ず、PEoはループ状の矢印■
で示すようにPEo自身から送信するデータをPEnに
代って受取り、PEnに代って処理をする。
また矢印■で示すようにPEnからPErへのデータ転
送も代行する。PEnからPEp、PEsの縦方向の処
理については、PEqを経由する矢印■の経路でPEo
からPEpヘデータ(PEnの代行処理をした結果)を
送り、PEpによって■と■の処理を代行してもらう。
送も代行する。PEnからPEp、PEsの縦方向の処
理については、PEqを経由する矢印■の経路でPEo
からPEpヘデータ(PEnの代行処理をした結果)を
送り、PEpによって■と■の処理を代行してもらう。
■はPEnからPEpへの転送であり、また■はPEn
からPEsへの転送である。
からPEsへの転送である。
上述したことは(ロ)と(へ)、(ハ)と(ト)、(ニ
)と(チ)についても同様である。例えば(ロ)ではP
EnがPEpからデータを受取り、PEr、PEs、P
Eoヘデータを与えるが、PEn故障時はPEp、PE
oが代行プロセッサとなり、PEoが自身(これはPE
n0代り)にデータを送りまたPEq経由でPEoへ・
また/< 4 ′< Xを 1通してPEsヘ
データを送る。PEoは自身ヘデータを送り (これは
PEnからI’Eoの分)、またバイパスを通してPE
rヘデータを送る。第5図では、データ転送処理の代行
の様子を矢印に番号を付けることによって対応づけて示
している。
)と(チ)についても同様である。例えば(ロ)ではP
EnがPEpからデータを受取り、PEr、PEs、P
Eoヘデータを与えるが、PEn故障時はPEp、PE
oが代行プロセッサとなり、PEoが自身(これはPE
n0代り)にデータを送りまたPEq経由でPEoへ・
また/< 4 ′< Xを 1通してPEsヘ
データを送る。PEoは自身ヘデータを送り (これは
PEnからI’Eoの分)、またバイパスを通してPE
rヘデータを送る。第5図では、データ転送処理の代行
の様子を矢印に番号を付けることによって対応づけて示
している。
PEoとPEpを中心にして考えた場合、実線の矢印は
受信処理、破線の矢印は送信処理となる。
受信処理、破線の矢印は送信処理となる。
尚、以上は転送処理だけについて説明したが、例えばP
EsからPEnへのデータとPErからPEnへのデー
タを演算するような処理をPEoまたはPEpで代行す
ることもできる。
EsからPEnへのデータとPErからPEnへのデー
タを演算するような処理をPEoまたはPEpで代行す
ることもできる。
以上述べたように、第1図のように一次元結合の場合は
左PEだけが処理の代行を行なうのに対し、第3図の二
次元格子結合においては左および上のPEが、更に第4
図の二次元結合では左上も加えた3PEが連係して処理
を代行することになる。同じような考え方は、そのほか
の種々のネットワーク結合に対しても適用することがで
きる。
左PEだけが処理の代行を行なうのに対し、第3図の二
次元格子結合においては左および上のPEが、更に第4
図の二次元結合では左上も加えた3PEが連係して処理
を代行することになる。同じような考え方は、そのほか
の種々のネットワーク結合に対しても適用することがで
きる。
以上述べたように本発明によれば、複数のプロセッサを
ネットワーク状に相互接続したシステムにおいて、一部
プロセッサが故障しても隣接する他のプロセッサが故障
プロセッサの処理を代行するので、若干の性能低下はあ
るがシステムダウンは回避し処理を継続することができ
る利点が得られる。
ネットワーク状に相互接続したシステムにおいて、一部
プロセッサが故障しても隣接する他のプロセッサが故障
プロセッサの処理を代行するので、若干の性能低下はあ
るがシステムダウンは回避し処理を継続することができ
る利点が得られる。
第1図は本発明の概要を示すブロック図、第2図は故障
検出回路の具体例を示す構成図、第3図および第4図は
本発明の異なる実施例を示すブロック図、第5図は第4
図の動作説明図である。 図中、axc、n”−sはプロセッサ、k、 tはバ
イパス用のデータ転送路、fは故障検出回路、iは故障
報知信号線である。
検出回路の具体例を示す構成図、第3図および第4図は
本発明の異なる実施例を示すブロック図、第5図は第4
図の動作説明図である。 図中、axc、n”−sはプロセッサ、k、 tはバ
イパス用のデータ転送路、fは故障検出回路、iは故障
報知信号線である。
Claims (1)
- 多数のプロセッサを相互結合して並列処理するシステム
の縮退動作方式において、各プロセッサ内に故障検出回
路と、バイパス用のデータ転送路と、隣接プロセッサに
故障状態を知らせる信号線とを設け、或るプロセッサが
故障した場合には該故障プロセッサを切り離しかつ前記
データ転送路でバイパスし、該故障プロセッサに割当て
られた処理は該故障プロセッサの予め定めた隣接プロセ
ッサに代行させることを特徴とする複数プロセッサシス
テムの縮退動作方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225481A JPS61103269A (ja) | 1984-10-26 | 1984-10-26 | 複数プロセツサシステムの縮退動作方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225481A JPS61103269A (ja) | 1984-10-26 | 1984-10-26 | 複数プロセツサシステムの縮退動作方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61103269A true JPS61103269A (ja) | 1986-05-21 |
Family
ID=16829996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59225481A Pending JPS61103269A (ja) | 1984-10-26 | 1984-10-26 | 複数プロセツサシステムの縮退動作方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61103269A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6021511A (en) * | 1996-02-29 | 2000-02-01 | Matsushita Electric Industrial Co., Ltd. | Processor |
-
1984
- 1984-10-26 JP JP59225481A patent/JPS61103269A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6021511A (en) * | 1996-02-29 | 2000-02-01 | Matsushita Electric Industrial Co., Ltd. | Processor |
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