JPS61105120A - 周波数合成の方法及び周波数合成器 - Google Patents

周波数合成の方法及び周波数合成器

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JPS61105120A
JPS61105120A JP60173972A JP17397285A JPS61105120A JP S61105120 A JPS61105120 A JP S61105120A JP 60173972 A JP60173972 A JP 60173972A JP 17397285 A JP17397285 A JP 17397285A JP S61105120 A JPS61105120 A JP S61105120A
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signal
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ステイーヴン　ピーター　コツク
エリツク　ロス　ドラツカー
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John Fluke Manufacturing Co Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、一般に周波数合成分野に関し、さらに詳しく
は、プレスケーラが多重−多重係数組合せを与えるため
に動作可能なフェースロックル−プ周波数合成に関する
。
「従来技術及び問題点」 一般に、本発明の背景技術は米国特許番号筒４゜８６０
．７８８号ｒフェースロックｚレーフ周波数シンセサイ
ザー」フロイド、Ｄ、エルブスとレイモンドＬ、フリー
ト、１９８２年１１月２８日出願１こ記載されている。
要約すれば、周波数合成は各種の方法と装置とを包含す
るもので、ここでは周波数変換処理を利用して１つ以上
の基準信号の信号周波数を、周波数の比較的安定した、
且つスペクトル内容の比較的に純正な多数の出力信号周
波数に変換し、その出力周波数の各々は前記シンセサイ
ザー出力信号の周波数として別々に選択し得るものであ
る。
周波数合成方法と装置との１つは「間接」技術を利用す
るもので、該技術ではプログラム可能のＮ−分周フェー
スロックループを使用して高速なスイッチング速度と低
減されたレベル雑音抑圧とを伴う所要の出力帯域中と周
波数分解能とを得るのである。
前記プログラマブルＮ−分周フェースロックループは実
質的には、フィードバック信号と固定基準信号との間の
位相差に比例する誤差信号が位相検出回路内に発生する
帰還方法であり、この誤差信号は低域フィルターであり
前記シンセサイザー。
の出力信号を供給する電圧制御発振器（ＶＣ！Ｏ）の周
波数を制御するのに利用される。また該シンセサイザー
出力信号は単一の側波帯ミキサにより変更され、次に選
択可能係数Ｎによりプログラマブル分周回路にて分周さ
れ、それから前記位相検出器に供給される。更に 前記フェース・ロックループは、前記固定基準信号の位
相と実質的に一致する前記帰還信号の位相により前記誤
差信号がゼロになるときに同期するものであるので、前
記電圧制御発振器は前記固定信号に僅かなオフセット周
波数がプラスされた周波数のＮ倍の周波数で前記シンセ
サイザー出力信号を供給する。
しかして、前記プログラマブル分周回路の部品として、
通常は２係数プレスケーラが使用されこれにより前記プ
ログラマブルＮ−分周フェースロ・ツクループをして比
較的高い周波数分解能および比較的広い出力帯域中、例
えば１オクターブあるいはそれ以上の帯域幅を有せしめ
ることができる。
しかしながら、今日、最小の費用で且つ前記スイッチン
グ速度または周波数分解能に影響を与えることなく非常
に広い出力帯域中を有することが要望されており、しか
も、所要信号の周波数範囲が増加すると、一定の周波数
を、２つの係数プレスケーラのみを使用するフェースロ
ックループシステム内で発生不可能である。
「発明の目的及び効果」 本発明は、間接周波数シンセサイザーのフェースロック
ループ回路のプログラマブル分周器回路素子に導入され
るべき多重−多重係数スケーラを提供するものである。
また、本発明は、良好な周波数分解能を維持しながら従
来は不可能であった増加された出力帯域中を有するプロ
グラム可能Ｎ−分周フェースロックループを提供するも
のである。
さらに本発明は、動作速度が８０　ＭＨｚ以下のプレス
ケーラの大多数に対して低価格のトランジスタ−トラン
ジスタロジック（ＴＴＬ　）、および、さらに高価な高
速（約５００ＭＨｚ）エミッタ結合型論理回路（ＦｉＯ
Ｌ　）を必要の場合にのみ使用可。
能である。
本発明の他の利点は、少なくとも１オクタ−、ブ巾の周
波数分解能とで非常に良好な周波数分解能を用いて合成
し得るにもかかわらず少ない部品点数であるフェースロ
ックループシンセサイザー回路を有する能力である。
本発明の更に他の利点は、所望の出力周波数が簡単なプ
ログラム信号により創始し得る広い出力周波数範囲と非
常に良好な周波数分解能とを有するフェースロックルー
プ周波数シンセサイザーが得られる能力である。
本発明の前記利点は添付図直による下記記述により当業
者には明白となろう。
「実施例」 本発明は前記エルプス等の特許に開示するフェースロッ
クループ周波数シンセサイザーの改良であって、この開
示は引例によりここに組み込まれである。
第１図は本発明を組み込む間接周波数シンセサイザーを
示し、固定基準周波数ＦｒのＮ２倍の高周波数に於いて
実質的なスペクトル純度を有する比較的安定な信号を入
力端子１０に供給し、該信号は次に従来のＮ２−分周回
路１２で分周されて位相検出器１４にフェースロックル
ープ基準周波数カとして供給される。該位相検出器１４
の出力は誤差信号であり、つぎにローパスフィルタ回路
１６で低域ろ波され、出力端子２０でシンセサイザー周
波数信号Ｆｒを出力する従来の電圧制御発振器（ＶＯＯ
）１８を制御する。
しかして、本発明の装置は、任意の単一側波帯（８８１
）ｔキサ２２と後述する関連回路素子とを有し、当業者
には明白な如く、本発明は、前記８８ＢＥキサ２２およ
び関連回路素子を有しない旧形式のフェースロックルー
プ周波数シンセサイザーに於てさえ動作可能である。
前記８８Ｂｔキサ２２は、原゛信号Ｎ２Ｆｒから得られ
るミキサ制御周波数Ｆ８により制御され、入力端子１０
′から得られる該Ｎ２　Ｆｒ信号は、従来のＮ４倍乗算
器回路２８に与えられ、且つ該乗算出力は二相クロック
２４に与えられ゛る。
該二相クロック２４の１の出力はＯＲゲート２６の１つ
の入力出端子に直接入力され、また他の出力は従来の１
０進率乗算器２８（注意すべきことはこの乗算器は１０
進法、２進法、５進法または２−６進法乗算器に容易に
成り得ることである）を介してＯＲゲート２６の他の入
力端子へ与えられる。
また該１０進率乗算器２８は、矢印８０にて示す乗算器
指令信号Ｍ２を供給する従来の制御マイクロプロセッサ
−（図示せず）により制御されるようになっている。
更に上記ＯＲゲート２６は周波数Ｎ４Ｎ２Ｆｒ（１＋Ｍ
２／ｌ０Ｐ）を有する信号を出力するものであるが、こ
こでＰは前記１０進率乗算器２８に含まれる段数である
。前記ＯＲゲート２６の出力は、前記８８ＥＥキサ２２
に与えられる前に従来のＮ８−分周回路８２に接続され
る。
前記エルブス等の特許に説明する如く、前記５８Ｂｉキ
サ２２からの信号は、前記８８Ｂｔキサ信号を分周し、
且つこれを前記位相検出器１４に与えるようにプログラ
ム可能なプログラマブル分周器８４に与えられる。
また、前記プログラマブル分周器８４はＮ、係数スケー
ラ８６を備えており、該スケーラ３６については後に詳
細に記述するが、トランジスタ−トランジスタロジック
（ＴＴＬ））ランスレータ８８のエミッタ結合型論理回
路（ＥＯＬ　）に２出力を与える。該トランスレータ３
８の出力は、前記マイクロプロセッサから得られる矢印
４２にて示すカウンタ指令信号Ｍｅが、入力されている
プログラマブルカウンタ４０に入力され、また該プログ
ラマブルカウンタ４０は制御ロジック４４に信号を与え
ると共に、これからの信号に応答するように接続されて
いる。
前記制御ロジック４４は、前記位相検出器１４に前記プ
ログラマブル分周器８４の出力として信号を出力すると
共に、これら出力信号は前記マイクロプロセッサバスに
接続する１０進率乗算器４６により使用されて矢印４８
に示す如く割合指令信号Ｍ１を受信する。この１０進率
乗算器４６１Ｊその出力信号を前記制御ロジック４４に
与える。
好ましい実施例に於て、部品点数の減少のために、前記
１０進率乗算器２８と、ＯＲゲート２６とＮ、−分割回
路８２とは当業者には自明である、単一ゲート配列集積
回路の一部として設計されてあり、同様に、前記プログ
ラマブルカウンタ４０と、制御ロジック４４と、１０進
率乗算器４６とは他の単一ゲート配列集積回路に組み込
まれてあり、この両ゲート配列は必要なラッチを設けて
当業者に明白な如く妥当な動作に必要なように前記マイ
クロプロセッサからの指令信号８０．４２゜４８に応答
する。
さて第２図は本発明の多重−多重Ｎ、　−Ｎ、係数プレ
スケーラ８６を示す。前記８８Ｂｉキサ２２の出力はＮ
、係数プレスケーラ５０に与えられ、このスケーラ５０
は好ましい実施例ではエルブス等の特許に記載する形式
の従来の２係数プレスケーラであり、且つイリノイス、
スカンバーグのモトロラ会社から市販入手可能であり、
本好ましい実施例に於ては、この２係数は１０と１１と
である。
前記Ｎ、係数プレスケーラ５０はその出力をＮｌ−分周
回路５２に与え、また該Ｎ１回路は単一のＮ、係数プレ
スケーラに多重係数を有する能力を与え、好ましい実施
例はＮ１は２に等しくまたＮ。
も２に等しい、２−２係数プレスケーラである。
前記Ｎ、−分周回路６２のＮ１が２に等しいものは従来
のフリップフロップ５４と回路接続点５６゜５８．６０
より成り、該フリップフロップ５４のクロック入力は前
記ＮＱ係数プレスケーラ５０に接続して、且つそのＤ入
力は接続点５６．５８を介してＱ出力に接続され、前記
接続点５８はひいては、Ｑ出力を前記トランスレータ３
８に与え、前記フリップフロップ５４のＱ出力は前記ト
ランスレータ８８に接続点６０を介して接続し、また前
記接続点５６．６０は、Ｎｌ−分周回路５２からの出力
をプレスケーラシンクロナイザ５５へ与えるのである。
ｌＴｉ１記プレスケーラシンクロナイザ５５は、前記接
続点６０１こ接続されているクロック入力と１ｉＩ記制
御ロジツク４４に接読するＤ入力とを有する従来のフリ
ップフロップ６２を含み、前記フリップフロップ６２の
Ｑ出力はＮＯＲゲート６４の第１入力端子に接続され、
該ＮＯＲゲート６４の第２入力端子はラッテ６６の出力
に接続されている。
前記ラッチ６６には、矢印５６で示すシンクロナイザ制
御信号Ｍ５がマイクロプロセッサから入力されており、
該シンクロナイザ制御信号Ｍ５は、後に詳記する第３図
のフローチャートに基づいて制御されている。また前記
ラッチ６６はさらに、ＮＯＲゲート６８の第１入力端子
に接続され、また前記ＮＯＲゲート６８の第２入力端子
はアース７０に接続され、前記フリップフロップ６２の
Ｑ出力は、前記ＮＯＲゲート６８の出力が接続されてい
る第２入力端子を有するＮＯＲゲート７２の第１入力端
子に接続され、また該ＮＯＲゲート７２の出力は第１制
御入力端子７６を介して１の制御信号として前記Ｎ、係
数プレスケーラ６０に与えられる。
前記ＮＯＲゲート６４からの出力は前記Ｎｌ−分周回路
の接続点５６ｉこ接続されている第２入力端子を有する
ＮＯＲゲート７４の第１入力端子に供給され、１ＮＯＲ
ゲート７４の出力は第２制御入力端子７８を介して第２
制鐸信号として前記Ｎ。
係数プレスケーラ５０に供給される。
また、前記総合周波数シンセサイザの動作は前記エルプ
ス等の特許に記述しであるが、本質的には高周波安定基
準値となる周波数？ｊ２Ｆｒなる信号を入力端子１０に
供給し、該信号を前記基準周波数Ｆｒを前記位相検出器
１４に与えるように分周するＮ２−分周回路１２１ζ入
力し、この位相検出器１４により前記周波数Ｆｒとプロ
グラマブル分周器８４の出力との間の位相差に比例する
誤差電圧を得る。この誤差電圧は前記フィルタ１６によ
りろ波されて前記老圧制御回路１８を制御して出力端子
２０に於て所要の合成周波数出力を与えるのであり、該
合成周波数の変更は信号Ｍ１．　Ｍ２　、　Ｍｃおよび
Ｍｃの変更により達成される。
前記プログラマブル分周器８４に於て、第２図に示す如
く、前記８８Ｂｔキサ２２からの信号は１、前記制御式
カフ６．７８に於ける信号により選択的に制御される前
記ＮＯ−係数プレスケーラ５０に与えられ、その好まし
い実施例の２係数プレスケーラについての係数は１０と
１１とである（１０／１１として表示する）。ここでも
し制御式カフ６．７８が両方とも１低レベル′であれば
該Ｎｏ−係数プレスケーラ６０は入力パルスを１１で分
周し、従って入力の１１パルスごとに１コのパルスを出
力することになる。かくして前記Ｎ、−係数プレスケー
ラ５０は正常では係数が１１であるが、前記制御式カリ
ードア６．７８のいずれかまたは両者がゝ高レベル′の
ときは係数が１０に切換えられるのである。
さらに、前記Ｎｏ係数プレスケーラ５０の出力は前記Ｎ
１−分割回路５２に与えられる。そして好ましい実施例
に於て、すなわちＮ１＝２の場合には、前記回路６２は
Ｎ、−係数プレスケーラからのパルスの第１の立上りか
ら第２立とりエツジの現われる前に、すなわち立とりエ
ツジ間で２回の分周をＮ、−係数プレスケーラに許容す
る。すなわちこのプレスケーラは入力パルスを１０／１
０．１０／１１または１１／１１で割りそれぞれ２０．
２１または２２の係数分周を実行し、２０．２１または
２２個のパノース入力に対して１パルスを出力する。
しかして、回路構成に於けるフリップフロップの数量を
変更する゛ことによりＮ１を整数段階（８゜４．５等）
により変更できることは当業者によっては明白であるが
、好ましい実施例ではＮ１は２であるので、１つのフリ
ップフロップ６４を用いるのみで充分である。また該フ
リップフロップは１パルスと１負パルスとを前記トラン
スレータ８８に供給して差動入力を発生せしめる。かく
して、Ｉｔｆ記Ｎｏ係数プレスケーラ５０からのパルス
の２立立りエツジ毎に前記フリップフロップ５４が１つ
の立上りエツジパルスを出力するのである。
さて第２図において、９Ｍ記制御ロジック４４が前記プ
レスケーラシンクロナイザ６５に１高レベル′出力を、
また指令信号Ｍ６５６により前記ラッチ６６が１高レベ
ル′出力を供給しているときには前記Ｎｏ係数プレスケ
ーラ５０の係数が１９になる。以下この点について更に
説明する。
まず前記Ｄ−フリップフロップ５４が接続点５６．５８
を介してＤ−人力へ帰還するζ出力を有しているので、
前記Ｎ、係数プレスケーラ５ｏから前記フリップフロッ
プ５４のクロック入力へのパルスの第１立上りエツジで
該フリップフロップ５４は状態を変更する。そして該フ
リップフロップ５４のＱ出力の立上りエツジは前記フリ
ップフロップ６２のクロック入力端子に入力されてその
Ｑ出力を１高レベル′にする。このとき前記Ｎ。
Ｒゲート６４の第２の入力端子に印加される前記ラッチ
６６の出力は１高レベル′であるので、該ＮＯＲゲート
６４の出力はゞ低レベル′となる。
ｇｔＪ記フリフリップフロップ５４出力の５高レベル′
に対してＱ出力は５低レベル′となり、接続点５６を介
して前記ＮＯＲゲート７４の第１の入力端子に入力され
る。従って該ＮＯＲゲート７４の両人力が５低レベル′
となるので１高レベル′出力が前記Ｎｏ係数プレスケー
ラ５０の第２制御入カフ８に供給される。
また、前記ラッチ６６の′高レベル′出力と接地７０の
１低レベル′出力により前記ＮＯＲゲートロ８はゞ低レ
ベル′を出力し、該ゝ低レベル′出力は前記ＮＯＲゲー
ト７２の第２入力端子に入力される。従って前記ＮＯＲ
ゲート７２には前記フリップフロップ６２のＱ出力から
の１低レベル′とＮＯＲゲート６８からの５低レベル′
が入力されているので、前記Ｎ、係数プレスケーラ６０
への第１制御入カフ６としてゞ高レベル′を発生するの
である。
上記のように前記Ｎ、係数プレスケーラ５０は前記制御
入カフ６．７８が両者共ゞ高レベル′のときはｌＯ人入
力パルス毎１つのパルス立とりエツジを出力するように
なっており、したがって前記フリップフロップ５４への
パルスの第２立上りエツジは、１０パルスが前記８８Ｂ
Ｅキサ２２から受信される後までは供給されず、これは
１０による入力の分周を意味する。
前記Ｎ、係数プレスケーラ５０からのパルスの第２立上
りエツジにより前記ＮＯＲゲート６４．−６８．７２へ
の信号は不変のまま残り、従って前記Ｎｏ係数プレスケ
ーラ５０への制御入カフ６をその１高レベル′状態に維
持するのでありその結果、前記８８Ｂｔキサ２２から次
の１０パルスがＮｏ係数プレスケーラの出力パルスの第
３立とりエツジを前記フリップフロップ５４のクロック
入力端子に供給する前に入力されることとなる。したが
って前記フリップフロップ６４からの前記トランスレー
タ８８への第１と第２立上りエツジ間に前記Ｎ、係数プ
レスケーラ５０からフリップフロップ５４のクロック入
力へ８つの立とりパルスエツジが与えられたことになり
、ひいては、前記Ｎ、係数プレスケーラ６０は、第１と
第２立とりパルスエツジ（第１分割の完了を指示する）
を出力する以前の前記８８ＥＥキサ２２からの１０のパ
ルス、および第３立上りパルスエツジ（第２分割の完了
を表示）の出力以前に次の１０のパルスを前記８８Ｂｔ
キサ２２から受信しており、このことは２０分の１の分
割が前記Ｎｌ　−Ｎｏ係数プレスケーラ８６内に於て実
行されたことを意味する。
また、前記Ｎ、係数プレスケーラ６０は、前記制御ロジ
ック４４が前記フリップフロップ６２に１低レベル′を
与え、１つＭｓ　５６が前記ラッチ６６から５低レベル
′を生せしめるときに係数が１１となる。
前記Ｎ、係数プレスケーラ６Ｇから前記フリップフロッ
プ５４のクロック入力へのパルスの第１立とりエツジに
於て、該フリップフロップ５４はその状態を変更する。
そしてこのＱ出力の立上りエツジによりＮ５−Ｎｏ係数
プレスケーラシンクロナイザ６５のフリップフロップ６
２のＱ出力を１低レベル′にせしめ又は低レベルを維持
する。
さらに、前記ＮＯＲゲート６４の第２の入力端子に、印
加されているラッチ６６の５低レベル′出力と該フリッ
プフロップ６２からのゝ低レベル′のＱ出力にまりゞ高
レベル′出力を該ＮＯＲゲート６４から生じ、′高レベ
ル′のフリップフロップ５４のＱ出力によりＱ出力は接
続点５６に対してゞ低レベル′となりかくして前記ＮＯ
Ｒゲート７４に至り、またＮＯＲゲート７４への１つｄ
巧しベル入力に対して、前記Ｎ１−ＮＱ係数プレスケー
ラ５０の第２制御入カフ８に１低レベル′出力が供給さ
れる。
さらに、前記ラッチ６６の出力の１低レベル′および接
地７０の常時１低レベル′を与えることで前記ＮＯＲゲ
ート６８は、前記ＮＯＲゲーゲーテ２により前記フリッ
プフロップ６２のｑ出力からの１高レベル′と組合わす
ときには前記Ｎｏ係数プレスケーラ６０への第１制御入
カフ６に１低レベル′を発生する。
上記のように、前記Ｎ、係数プレスケーラ６０により、
前記制御入カフ６．７８が両者共ゞ低レベル′の場合は
１１の入力パルス毎にパルスの１つ立上りエツジを供給
し、かくして前記フリップフロップ５４へのパルスの第
２立七りエツジは、１１のパルスが前記８ＳＢ　Ｅキサ
２２から受信されるまで供給されない。これは１１によ
る入力の有効な分周を意味する。
次ξζ、前記Ｎ、係数プレスケーラ５０からのパルス第
２立上りエツジで、前記ＮＯＲゲート６４゜６８および
７２への信号は不変のまま残りまたＮＯＲゲート７４の
出力は変化するが前記Ｎ、係数プレスケーラ５０への第
１．第２制御入カフ６゜７８はその低レベル状態に維持
され、その結果、パルスの第３立上りエツジが前記フリ
ップフロップ５４のクロック入力に与えられる以前に前
記５ＳＢＥキサ２２から次の１１の入力パルスが入力さ
れる。従って前記フリップフロップ５４からの第１．第
２立上りエツジ間には前記Ｎｏ係数プレスケーラ５０か
らフリップフロップ５４のクロック入力へ供給されるパ
ルスの８つの立上りエツジが存在しており、従って、前
記Ｎｏ係数プレスケーラ５０は、前記５ＳＢＥキサ２２
の出力する第１、第２と第２．第３とのパルス立とりエ
ツジ間に該８ＳＢＥキサ２２からの各１１パルスを受信
したことになり、これにより、２２による分周が前記Ｎ
１−Ｎｏ係数プレスケーラ８６に於て実行されたことに
なる。
前記Ｎ、係数プレスケーラ５０はその出力するパルスの
第１と第２立ｔリエツジ間でｌＯの係数を与え、次いで
その出力する第２と第３立上りエツジ間で１１の係数を
与える場合について説明する。この状態は前記フリップ
フロップ６２への制御ロジック４４からの入力または前
記ラッチ６６からの入力のいずれか１つの入力が１高レ
ベル′である一方、他の入力が１低レベル′であるとき
に発生する。
ここで前記制御ロジック４４からの５高レベル′とラッ
チ６６からの１低レベル′条件を例にとると、前記Ｎｏ
係数プレスケーラ５０からフリップフロップ６４のクロ
ック入力へのパルスの第１立上りエツジに於て前記フリ
ップフロップ５４は状態が変化し、該フリップフロップ
５４のＱ出力の立とりエツジは前記フリップフロップ６
２へのクロック入力となり、該フリップフロップ６２の
Ｑ出力をゞ高レベル′ならしめる。
しかして、前記ＮＯＲケート６４の入力に印加するラッ
チ６６の１低レベル′出力と組合わす前記フリップフロ
ップ６２からの１高レベル’Ｑ出力により該ＮＯＲゲー
ト６４の出力はゞ低レベル′出力となる。前記フリップ
フロップ５４のＱ出力の５高レベル′によりＱ出力は前
記接続点５６に１低レベル′を与え、前記ＮＯＲゲート
７４の両人力のゞ低レベル′により前記Ｎ、係数プレス
ケーラ５０の第２制御入カフ８に１高レベル′出力が与
えられる。更に、前記ラッチ６６の出力の１低レベル′
と常時１低レベル′を与える接地７０とにより、前記Ｎ
ＯＲゲート６８は、前記Ｎ。
几ゲート７２により前記フリップフロップ６２の互出力
からの１低レベル′と組合わすとき前記第２制御入カフ
６に高レベルを発生する５低レベル′を出力する。この
２つの制御入カフｉと７６の組合わせは前記Ｎ、係係数
プレスゲシラ０の係数を１０に、すなわちその出力パル
スの第１．第２立上りエツジ間で１０パルスを受信せし
める。
また、前記Ｎｏ係数プレスケーラ５０から前記フリップ
フロップ５４のクロック入力へのパルスの第２立とりエ
ツジにより、該フリップフロップ５４はその状態が変化
し、前記フリップフロップ６２のクロック入力となるフ
リップフロップ５鳴のＱ出力の立ｈリエッジでフリップ
フロップ６２のＱ出力を１高レベル′に保ったままとな
る。
前記ＮＯＲゲート６４の入力に印加するラッチ６６の１
低レベル′出力と組合わすフリップフロップ６２からの
１高レベル′Ｑ出力によりゝ低レベル′出力が生じると
共に、前記フリップフロップ５４のＱ出力の１低レベル
′でＱ出力は前記接続点５６に対してゞ高レベル′とな
り、かくして前記ＮＯＲゲート７４に入力される。また
前記ＮＯＲゲート７４の一方の１高レベル′により前記
Ｎｏ　係数プレスケーラ５０の第２制御入カフ８に１低
レベル′出力が供給される。
前記ラッチ６６の出力と常時５低レベル′を与える接地
７０とにより、前記ＮＯＲゲート６８は、前記ＮＯＲケ
ート７２により前記フリップフロップ６２のＱ出力から
の１高レベル′と組合わすとき前記Ｎ、係数プレスケー
ラ５０への第１制御入カフ６に１低レベル′を発生する
１高レベル′を供給する。
従って、前記Ｎｏ係数プレスケーラ５０の２つの制御パ
ルス７６．７８が１低レベル′となることによって、そ
の係数は１１となり、該フリップフロップ５４の完全遷
移を合図する該フリップフロップ５４へのパルスの第１
と第３立上りエツジ間には、前記プレスケーラが１０に
より分周される１つの間隔および１１により分周される
他の間隔とが存在し、その結果ＮＱ−Ｎｌブレスケーラ
は２１での分周を行うことになる。
当業者にとって明らかな如く、前記制御ロジック４４お
よびラッテ６６からの信号が反対方向である場合には同
一の状況を前記制御入力の１つに１低レベル′に加える
一方、他の入力を′″高レしル′とゞ低レベル′との間
でトグルするのである。
かくして２−２係数型の多重−多重係数プレスケーラは
１０／１０．１０／１１および１１／１１の係数を有す
ることを示し、これにより従来の２０と２１との２係数
プレスゲーラに対する最小４００分割と対照してみると
２００の最小分割が可能となる。
当業者には明らかな如く係数のその他多くの構成は現在
で実用的なものは種々整数値ｉｏ、ｔｉおよび１２また
は１６．１７および１８、または２０．２２および２４
の最も望ましい値のＮｏ　とＮ、　　との両者であり、
また４、６等の係数プレスケーラもＮ１の値を変更する
ことにより可能である。
次に、前記プログラマブル分周器８４、特にプログラマ
ブルカウンタ４０と、制御ロジック４４および１０進率
乗算器４６の動作を第３図のフローチャート（こよりさ
らに説明する。まず分周器の８４へ所望の入力周波数が
ブロック８０で設定され、且つブロック８２に量Ｎ、Ａ
、ＳおよびＲＭが設定される。ここでＮは基本的にはプ
ログラマブル分周器８４の中のプログラマブルカウンタ
４０により得られる分周回数であり特に分周回数の最大
数である。持にＦが分周器８４への所望の周波数入力で
ある場合はＮ＝整数（Ｆ／２０）である。
Ａは「単位」値でありさらに後記する係数プレスケーラ
５０を制御するのに使用される。
Ｓは第１．２図のＭ５に対応し且つラッチ６６に与えら
れ、特に、Ｆ）＝２１ＸＮならＳ＝１それ以外の場合は
Ｓ＝０またはＳ；整数（Ｆ／（２１ＸＮ））となる。も
しＳ＝Ｏならプレスケーラ８６の係数は２０／２１であ
るが、もしＳ＝１なら赦プレスケーラ３６の係数は２１
／２２となる。
Ａは数値＝Ｆ−ＮＸ　（２０＋８　）の大きい方の数の
プログラムに使用される。
プログラマブル周波数分周器８４に対する清水サイクル
は、１０進率乗算器４６によって決定されることは注目
すべきである。特に、上記基本サイクル中に該１０進率
乗算器４６は、プログラマブルカウンタ４０の５０回の
スロット、あるいはサイクルを膏している。５０の各サ
イクルはプログラマされた割合人力ＲＭ（第１図のＭｌ
に対応）昏ζ依存する１０進率乗算器からの５真′出力
を何することが可能である。このことはＦｒ１５０の小
分割、すなわち周波数の２０ＫＨｚの増加を発生する。
最大＃、Ｎと単位数Ａと分数ＲＭは以下の関係にある。
１０進率乗算器４６の各基本サイクルの間にＮの５０の
サブフレームが存在し、発生し、ここにおいて多重係数
のＮサイクルは、分割の最大数を発生する。
一方、Ｎの各サイクルは、Ｎの中のＡサイクル又は５真
′出力であるとき１つ大きくなる多重係数に分割される
。そしてと記数ＡとＲＭは係数スケーラが、このように
動作するようにコントロールする。
さらに第３＠について、前述の量Ｎ、Ａ、ＳおよびＲＭ
はブロック８４にラッチされ、このラッチはブロック８
６に読取られ、判断ブロック８８に於てＳが１であるか
否かについて決定力°（行なわれ、もし１であれば係数
２２／２１を供給するために分岐を右方分岐し、もし否
であれば、前記係数２１／２０を供給する分岐する。ま
た後記する如く、Ｓを第１図のＭ５として供給する。
左方への分岐として判断ブロック９０に入力され几（ｉ
）が真であるか否か、すなわち１０進率乗算器４６のパ
ルスが特別のタイムスロットに存在するかを判断する。
もしそうすると、一連のブロック９２．９４゜９６は、
後記する第２図のブロック６２のＤ入力の制御を介して
係数２１を与えるために実行される。次にＮがブロック
９８で減少せしめられる。
もしＮが判断ブロック１００に於てまだ０でないときは
、判断ブロック１０４が入力されてＡが０より大である
かどうかを判断し、もしそうならＡはブロック１０２に
於て１つ減少され再びブロック９２に進行する。Ａが０
であれば、一連のブロック１０４，１０６．１０８およ
び１１０が追随してこれによりプレスケーラ５０の入カ
フ６゜７８が２０の２０の分周を完了するように決定さ
れる。
ＮがＯに減少した後に判断ブロック１００から判断ブロ
ック１１２に進行し、ここで１０進率乗算器４６からの
入力割合が終了したかどうかを決定し、すなわちｌＯ通
道率イクルが完了したかどうかを判断し、もし完了して
おれば、復帰してラッチブロック８６を読み取り、また
、そうでなけ。
ればブロック１１４までプログラムが進行して次のレー
トが入力されると共にＮ、Ａ、８の値をリセットし、次
にプログラムは判断ブロック８８に復帰する。
基本的に同様の手順が前記フローチャートの右側で追従
され、ここでもしＲ（ｉ）パルスが存在すれば一連のブ
ロック１１８，１２０，１２２，１２４が実行されるが
、もし１０進率乗算器パルスが存在しなければ、ブロッ
ク１１６から一連のブロック１２６，１２８，１８０．
１’８２が実行される。もしＮが判断ブロック１８４に
於て決定する如く０まで減少していないときは、ブロッ
ク１８８に於てＡがＯより大であるかどうかを判断し、
もしそうならＡはブロック１８６で減少せしめられ、且
つ２２による分周を与えるために右側シーケンスに復帰
し、またもしＡが０より大でなければ左側シーケンス１
２６，１２８．１８０および１８２が再び実行されて２
１による除法を供給する。
Ｓ（第２図のＭ６人力を決定する）が前記プレスケーラ
５０が２０．２１モードであるか２１゜２２モードであ
るかを選択することは理解できよう。しかも、第２図の
フリップフロップ６２のＤ入力を制御するＡにより前記
した方法で係数分周間で回路を切換えるか否かを決定し
、またＡは本質的にエキストラカウントがあるか否かを
決定し、また分周器８４により与えられる周波数分周は
所望の出力周波数に応じて広範囲の値で容易にプログラ
ムし得るのである。
本発明の多数の実施例はその範囲を逸脱せずに作成する
ことができ、また添付図面に示す全小項はすべて図示説
明で且つ制限なく解明さるべきである。
【図面の簡単な説明】
第１図は、本発明に組み込む周波数シンセサイザーのブ
ロック図、 第２図は、本発明のプログラム可能分周器の一部ブロッ
ク形式の概略説明図、および 第３図は、本発明の制御器に使用するプログラムの一部
フローチャートである。

Claims (8)

    【特許請求の範囲】
  1. （１）被制御発振器により合成出力信号を供給するフェ
    ースロックループ周波数合成器に於て、該被制御発振器
    は、前記合成出力信号をプログラマブル要素により分割
    して帰還信号を供給するプログラマブル分周器に動作的
    に接続され、また前記プログラマブル分周器は位相検出
    回路に接続されると共にこれに前記帰還信号を供給し、
    さらに該位相検出回路は所定周波数の基準信号および前
    記帰還信号に応答して前記基準および帰還信号が等しく
    なるにつれて減少する誤差信号を与えると共に、前記被
    制御発振器出力周波数は前記誤差信号が零になるまで増
    加または減少する前記フェースロックループ周波数合成
    器の改良であって、 前記プログラマブル分周器内に配置した多重係数プレス
    ケーラであって該多重係数プレスケーラは前記被制御発
    振器に動作的に接続され、また該多重係数プレスケーラ
    は第１と第２制御入力とに応答して前記合成出力信号を
    第１と第２係数とによりそれぞれ分周すると共に前記分
    周の完了を示しているプレスケールされた信号を出力す
    る前記プレスケーラと、 前記多重係数プレスケーラに接続する前記プログラマブ
    ル分周器内に配置する分周手段で該プレスケーラからの
    信号に応答して前記プレスケールした信号を分周し、且
    つ前記分周の完了を指示する分周信号を出力する前記分
    割手段、および 前記多重係数プレスケーラと分周手段とに接続する前記
    プログラマブル分周器内に配置するプログラム手段であ
    って、該手段は前記分周信号およびプログラム係数に応
    答して前記分周信号が継続して出力された後に前記第１
    と第２制御入力を供給する前記プログラム手順より成る
    ことを特徴とする周波数合成器。
  2. （２）前記プログラマブル分周器は高と低周波数構成要
    素を含むと共に前記分周手段に接続され使用のための低
    周波信号を残りの高周波構成要素により接続するトラン
    スレータ手段を含む特許請求の範囲第１項記載の周波数
    合成器。
  3. （３）電圧制御発振器により合成出力信号が供給される
    フェースロックループ周波数合成器に於て、該電圧制御
    発振器は、前記合成出力信号を所定周波数の基準信号の
    所定変更したものと組合わせて混合信号をプログラマブ
    ル分周器に出力するプログラマブル信号混合回路に接続
    し、前記プログラマブル分周器のプログラマブル要素に
    より前記混合信号を分周して帰還信号を供給するもの、
    前記プログラマブル分周器の位相検出回路に接続して前
    記帰還信号を供給するもの、前記位相検出回路の前記基
    準信号と帰還信号とに応答して前記基準信号と帰還信号
    とが等しくなるにつれて減少する誤り信号を供給するも
    の、および前記誤り信号が零となるまで前記電圧制御発
    振器出力周波数が増減する前記周波数合成器に於て 前記プログラマブル分周器内に配置する２係数プレスケ
    ーラで、該スケーラは前記信号混合回路に接続され、且
    つ第１と第２制御入力を有すると共に前記制御入力のい
    ずれか１つの制御信号に応答して前記混合信号を前記第
    １係数により分周し、さらに前記第１と第２制御入力の
    制御信号の欠落に応答して該混合信号を前記第２係数に
    より分周すると共に、前記第１と第２係数による分周が
    完了すると予計数した信号を供給する前計プレスケーラ
    と、 前計２係数プレスケーラに接続する前記プログラマブル
    分周器内に配置する２−分周回路の前記プレスケーラか
    らの信号に応答してその予計数した出力を２により分周
    し、且つ前記２−分周の完了を指示する分周信号を出力
    する前記２−分周回路、および 前記２−係数プレスケーラと２−分周回路とに接続する
    前記プログラマブル分周器内に配置するプログラマブル
    プレスケーラ同期装置手段で前記分周信号とプログラマ
    ブル要素とに応答して前記分周信号の連続出力間の前記
    第１と第２制御入力に制御信号を供給し、且つ前記分周
    信号の継続出力中では前記第１と第２制御入力には制御
    信号を与えないと共に、前記分周信号の継続出力中は前
    記第１と第２制御入力に制御信号を供給しまた供給しな
    い前記同期装置手段、より成ることを特徴とする周波数
    合成器。
  4. （４）前記２係数プレスケーラと２−分周回路構成およ
    びプレスケーラ同期装置手段はエミッタ結合型論理回路
    構成要素であり、前記プログラマブル分周器の残部はト
    ランジスタ−トランジスタロジックであると共に前記２
    −分周回路に接続するトランジスタ−トランジスタロジ
    ックトランスレータに対するエミッタ結合型論理回路を
    含む特許請求の範囲第３項記載の周波数合成器。
  5. （５）合成出力信号が被制御発振器により供給されるフ
    ェースロックループ周波数合成器に於て、該被制御発振
    器は前記合成出力信号をプログラマブル要素により分周
    して帰還信号を与えるプログラマブル分周器に動作的に
    接続され、該プログラマブル分周器は、前記発振器の出
    力が前記基準信号に対して変化して前記発振器の出力を
    補正するときに、基準信号と前記帰還信号とに応答して
    誤り信号を供給する検出回路に接続し、且つこれに前記
    帰還信号を供給する前記周波数合成器に於て、 前記プログラマブル分周器内に配置した多重係数プレス
    ケーラのその係数を変更するための入力手段を有するも
    のと、 前記プレスケーラに接続される前計プログラマブル分周
    器内の分周手段で、該プレスケーラからの信号に応答し
    て前記予計数した信号を分周して分周出力を供給する分
    周手段、および前記プログラマブル分周器内に配置され
    前記プレスケーラの前記入力手段と制御関係に接続され
    るプログラマブルプレスケーラ同期装置であって該同期
    装置は前記分周手段とプログラマブル要素に応答して前
    記プレスケーラと分周手段の組合わせにより発生する分
    周を変更する同期装置より成ることを特徴とする周波数
    合成器。
  6. （６）前記同期装置手段は前記分周手段の交番半サイク
    ルに前記プレスケーラによる分周を変更すべく制御可能
    である特許請求の範囲第５項記載の周波数合成器。
  7. （７）前記プログラマブルプレスケーラ同期装置は、前
    記プログラマブル要素の実質的に正確な制御下で発振器
    出力周波数を供給する動作サイクル中に前記プレスケー
    ラと分周手段との組合わせにより分周カウントの配列を
    制御する手段を備えることを特徴とする特許請求の範囲
    第５項記載の周波数合成器。
  8. （８）周波数合成の方法であって、 所要周波数の設定と、 前記所要周波数を使用して第１係数により第１時限に、
    且つ第２時限に該第１係数により、または前記第１係数
    により第１時限に、且つ第２係数により前記第２時限に
    、あるいは前記第２係数により前記第１時限に、且つ前
    記第２係数により前記第２時限に分周信号を供給する分
    周器の設定と、 前記分周信号と基準信号との間の位相差の検出とこれに
    比例する制御信号を出力すること、および 前記制御信号が消滅して前記出力周波数が前記所要周波
    数と等しくなるまで発振器出力周波数を変更することよ
    り成ることを特徴とする周波数合成の方法。
JP60173972A 1984-08-07 1985-08-07 周波数合成の方法及び周波数合成器 Pending JPS61105120A (ja)

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