JPS61107807A

JPS61107807A - デイジタル波形等化器

Info

Publication number: JPS61107807A
Application number: JP22772384A
Authority: JP
Inventors: Shigeru Yamazaki; 茂山崎; Masaharu Kobayashi; 正治小林; Masafumi Nakamura; 雅文中村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-31
Filing date: 1984-10-31
Publication date: 1986-05-26
Anticipated expiration: 2009-04-13
Also published as: JPH0628330B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はマルチトラック方式ＰＣＭ記録再生装置【係り
、特に演算速妾が高速で、かつ回路規模が小さく、ＬＳ
Ｉ化に好適なディジタル波形等化器に関する。

〔発明の背景〕

ディジタル信号を研気子−プに記録または再生する場合
に、ヘッド・テープ伝送特性、特に短波長領域での損失
増大により、その再生波形は記録波形と大きく異なって
しまう。そのため所定の波形等化器を設け、再生信号波
形を記録波形と一致させる操作を行う。

この波形等化器としては、通常、群遅延特性が平坦なト
ランスバーサルフィルタが用いられてきた。しかし、ト
ランスバーサルフィルタは回路規模が大きく、特にマル
チトラック方式ＰＣＭ記録再生装置においては、このフ
ィルタをトラックの数だけ使用することになり、装置の
小型仕、ＩＣ化または低価格化を行う場合の大きな問題
となっていた。

そこで、この波形等化器をディジタル回路で構成する方
法が注目されている。

ディジタルフィルタの基本的な回路構成としては、例え
ば特開昭５８−４Ｍ２１７号に示されているように、デ
ィジタル化された信号と所定の係数々の乗算を行う乗算
回路と、乗算した結果を順次加算していく加算回路から
成っている。これらの演算は、入力するデータのサンプ
リング時間内にすべてを終えなければならないため、非
常に速いスピードが要求されている。

マルチトラック方式ＰＣＭ記録再生装置の場合は、小型
化をはかるため、各トラックの波形等化を時分割で処理
しようとする場合、さらに高速化が要求され、演算速度
の速い回路構成が望まれていた。

〔発明の目的〕

本発明の目的は、従来のディジタルフィルタに対し、演
算速度が速く、かつ回路規模の小さいＬＳＩ化に適した
ディジタル波形等化器を提供するにある。

〔発明の概要〕

ディジタル波形等化器において必要な乗算は定数乗算で
あり、一定係数とディジタルデータの積である事から、
あらかじめメモリにディジタルデータ値に対応したアド
レスに、係数とディジタルデータとの積を記憶させてお
き、ディジタルデータをこのメモリのアドレスに接続し
て、データ入力後、即時メモリ出力に積を得られるよう
にして高速化、簡易化、小規模化を図り、さらに該係数
メモリをタップ数だけ持つ事により積が同時に得られる
ため、Ｗａｌｌａｃｅのトリー型の加算器を設け、１回
の加算で所望の波形等化データが得られるようにしたこ
とにある。

〔発明の実施例〕

以下、本発明の実施例を図にしだがって説明する。

第１図は、本発明の一実施例を示すブロック図である。

第１図において１は入力端子、２はＡＤ変換器、６はメ
モリ、４はアドレス制御回路、５はラッチ回路、６はメ
モリ、７はラッチ回路、８はＷａ　ｌ　１　ａ　ｃ　ｅ
のトリー回路、９は加算器、１０はラッチ回路、１１は
出力端子である。入力端子１から入力したアナログ信号
は、ＡＤ変換器２でディジタル信号に変換され、アドレ
ス制御回路４の出力によって制御されるメモリ３に順次
記憶される。次にメモリ３に蓄えられたデータを読み出
し、ラッチ回路５に転送する。ラッチ回路５の出力は、
メモリ乙のアドレス端子に接続されている。メモリ６に
はあらかじめ係数とラッチ回路５の出力との積を記憶さ
せておき、ラッチ回路５の出力状態に対応して、順次こ
の積を出力させ、次段のラッチ回路７に転送する。

ラッチ回路７に格納された複数のデータは、Ｗａ　−１
１ａｃｅのトリー回路８．加算器９で一度に加算され、
加算された結果をラッチ回路１０を経て、出力端子１１
から出力する。

以上の構成によれば、乗算はメモリ６により行われ、ま
た加算回路は多入力のＷａｌｌａｃｅのトリー回路８と
、Ｃａｒｒｙ　Ｌｏｏｋ　Ａｈｅａｄタイプの加算器９
一段であるので、回路規模が小さく、また高速処理が可
能な波形等化器を実現できる。

第２図は、マルチトラック方式ＰＣＭ記録再生装置に用
いる本発明の一実施例を示すブロック図、第３図は時分
割多重処理の説明図である。

第２図において、１２は磁気テープ、１５は再生ヘッド
、１４は再生アンプ、１５はマルチプレクサ（以下ＭＰ
Ｘと略す’）、ＡＤ変換器２以降の回路構成については
第１図と同様である。

山気テープ１２の各トラックに記録された信号は、各ト
ラック対応の磁久ヘッド１３で再生される。マルチトラ
ックＰ　ＣＭ記録再生装＃においては、トラック数とし
て２０前後が一般的に用いられている。各トラックで再
生された再生信号は、再生アンプ１４によって所定のレ
ベルまで増幅される。ＭＰＸ１５では各トラックの再生
アン力４の出力を順次選択し、ＡＤ変換器２により各ト
ラックの再生波形をディジタル信号に変換した後、メモ
１７３に格納する。以降の波形等化に関しては、第１図
において説明した方法と同一である。

第３図において、１６〜１９までは各トラックの再生波
形を示し、波形上の数字はＡＤ変換を行うタイミングを
示している。また、説明の簡略化のためにトラック数を
４１Ｃした場合について表記した。

Ｍ　Ｐ　Ｘ１５は、１．５，９．曲・・の時点では第１
トラツクを選択しており、第１トラツクの再生波形１６
をＡＤ変換器２でＡＤ変換する。同様に２．６．１０・
・曲の時点では第２トラツク、５７　、１１　、・・・
・・・の時点では第３トラツク、４．８゜１２、・・・
・・・の時点では第４トラツクの再生波形１９をＡＤ変
換する。このようにすれば、複数のトラックの再生波形
を１個のＡＤ変換器２でディジタル信号に変換すること
ができる。

この場合、各トラックのデータをサンプルする周期はＡ
Ｄ変換器２のサンプル周期のトラック数倍になるため、
ＡＤ変換器２のサンプル周期は、必要なサンプル周期の
トラック数分の１に設定しておく必要がある。ＡＤ変換
されたデータは、サンプルされた順序（第３図上に示し
た数字の順）でメモリ３に格納される。アドレス制御回
路４は、このＭＰＸ１５とメモリ３のタイミングを与え
る制御パルスを発生する。

次に波形等化を行う時には、メモリ６に記録されている
データを４個おきに読み出すことにより各トラックの再
生波形を処理する。この時、トラック数がたとえば２０
であったなら、２０個おきにデータを読み出すことにな
る。

波形等止器は、一般だ再生出力のインパルス応答のフー
リエ変換によって設計される。

第４図にフーリエ変換したインパルス波形を示し、第５
図には具体的なイコライザ回路の一実施例を示す。第５
図において２０は遅延素子、２１は乗算器、２２は加算
器である。第４図に示した振幅値となるよう、簗５図の
乗算器２１の係数ａ１〜ａＮを決めれば、第４図の波形
が得られる。

ここで第５図に示した一般的な等化回路と第１図、第２
図に示した本発明のディジタル等化回路を比較しながら
、本発明の動作を詳述する。

マルチ、トラックＰＣＭ記録再生装置の場合、入力信号
のＳ／Ｎはおよそ３０〜４０ｄＢであるのでＡＤ変換器
２による量子化ビット数としては、６〜８ビツト、必要
タップ数としては３〜９タツプを選ぶのが一般的である
。以下、量子化ビット数８．必要タップ数を７として説
明する。

第５図に示した遅延素子２０は、第１図におけるＡＤ変
換器２．メモリ６、アドレス制御回路４、ラッチ回路５
に対応するａＩ！５図において説明した操作でメモリ３
に格納されたデータを、各トラック毎に順次ラッチ回路
５に読み出せばよい。この時、ラッチ回路５としては８
ビツトラツチを７つ使用する。

第１図、第２図においては一般的な構成を示すためにメ
モリ６を用いて説明したが、これはシフトレジスタで構
成してもよいことは言うまでもない。

第６図はシフトレジスタを用いた場合の本発明の一実施
例である。第６図において、２はＡＤ変換器、２３はシ
フトレジスタ、２４１〜７は各タップ出力である。また
、図中の数字は各トラックＮｏを表わしている。各トラ
ックの信号はＭＰＸ１５　、　Ａ　Ｄ変換器２を介して
８ビツトのディジタルデータに変換された後、順次シフ
トレジスタ２３に格納される。シフトレジスタ２３は、
７タツプ分シリーズに接続され、各入力毎に１回シフト
するので、その最前部には常に各トラックのデータが時
系列に並ぶことになり、そのデータを各タップ出力２４
１〜７として使用すればよい。

次に乗算器について説明する。通常の乗算器は、Ｂｏｏ
　ｔｈのアルゴリズムによって部分積を生成し、生成し
た部分積を、Ｗａｌｌａｃｅの方法により加算して、キ
ャリー（桁上げ）とサム（和）に絞り、最後にキャリー
とサムを加算器で累積加算して求める方法がとられてい
る。ところが、テープヘッド伝送系においては、各タッ
プの係数ａｌ−ａＮは定数となるため、上記のように複
雑な乗算器を必要としない。そこで前述したようにメモ
リ６に、係数ａＮと信号データの積をあらかじめ記録し
ておけば、非常に高速に乗算結果が得られる。

第７図に本発明における乗算回路の一実施例を示す。第
７図において２４、〜丁はタップ出力、６１〜７はメモ
リ、２５１〜７は乗算器出力である。

メモリ６．７にはタップ係数８１〜７とタップ出力２４
．〜７の積が格納されており、たとえばタップ出力２４
１〜７が８ビツトであれば、２５６種の積が格納される
。タップ出力２４．〜フを、それぞれメモリ６１〜７の
アドレスに接続すれば、タップ出力２４，１〜７の変化
に応じて、係数ａ１〜７との積が出力されることになる
。また、メモリ６１〜７は各タップ出力２４１〜７に対
してそれぞれ独立構成され、　　　　るため並列演算が
可能であり、高速化が図れる。

以上述べたメモＩＪ６１〜７としては、通常テープヘッ
ドの伝送特性がわかっている場合にはＲＯＭ　（Ｒｅａ
ｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　　）でよく、また伝送特
性にばらつきがある場合には、ＲＡ　Ｍ　（Ｒａｎｄｏ
ｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ　）を用いて、再生状態
に応じて係数を変化させる自動等化を行うようにする。

ここで係数ａ、〜７　を８ピツトとすれば乗算器出力２
５１〜フは１６ビツトとなる。

以上の動作の後、乗算器出力２５．〜７は、第１図、第
２図で示したとおりラッチ回路７を経てＷａｌｌａｃｅ
のトリー回路８に入力する。前記の条件の下ではＷａ　
ｌ　１　ａ　ｃ　ｅのトリー回路８は入力数７゜演算桁
数１６のものが必要となる。

第８図に７人力のＷａｌｌａｃｅのトリー回路の一実施
例を示す。第８図において、２６は全加算器である。

第８図の構成によって最初の７人力が２人力に絞りこめ
る。さらにＷａｌｌａｃｅの方式においても、キャリー
を各段で伝搬させないため最終段でキャリーの伝搬を行
う必要がある。そのため。

加算器９としては、Ｃａｒｒｙ　Ｌｏｏｋ　Ａｈｅａｄ
タイプを　　１用いる。

Ｗａｌｌａｃｅのトリー回路８への入力は、すべて同時
に確立するので演算は一度でよく、出力であるキャリー
とサムを加算器９で計算し、ラッチ回路１０に格納した
時点で１サイクルの演算が終了する。

次に第１図で示したメモリ５の出力を再読出し、あるい
は第６図で示したシフトレジスタ２３内のデータをシフ
トし、同様の演算を行えば、＠２のトラックの波形等化
が行われ、この動作をくり返すことによって各トラック
の波形等化が順次行われる。

さらに出力端子１１以降に接続されるディジタル信号処
理回路で２０個おきにサンプリングすれば、各トラック
の連続したデータが得られる。

以上の動作によって各トラックの波形等化を時分割処理
で行える。さらに、ランダムアクセスなどの高速アクセ
ス時において、補助トラックまだはデータトラックのう
ち任意の１トラツクのみを再生する場合には、トラック
数倍までの高速処理が可能となる。

さらに固定ヘッドディジタルオーディオテープレコーダ
においては、データトラック数は種々の値が検討されて
おり例えば２０トラツクの場合と１０トラツクの場合と
を併用しようとするシステムの場合には、１０トラック
再生時には、２０トラック再生時と比較して演算時間に
倍の余裕がある事と、メモリもまた余裕があるため、乗
算および加算を時分割処理することにより、はぼ倍のタ
ップ数の処理が可能となる。即ち、各タップの演算をほ
ぼ２分割し、最初のタップ部の演算を行なった後次のタ
ップ部の演算を行ない、結果を最初のタップ部の演算結
果に加算することで実現できる。

ここでＡＤ変換器２について別の実施例によりさらに詳
細に説明する。以下第９図に従って説明する。

第９図（ａ）はＡＤ変換器２としてその変換出力が、サ
インマグニチュードまたはモディファイサインマグニチ
ーードコードのものとした例である。次に第９図（ｂ）
は他の実施例の構成であり、ＡＤ変換回路２７の変換出
力が上記２者以外の場合、コード変換回路２８によりＡ
Ｄ変換回路２７の変換出力を上記２者のいずれかに変換
する方式である。以上の実施例のようにＡＤ変換器２の
出力がサインマグニチュードコードまたはモディファイ
サインマグニチュードコードの場合は、メモリ６の容量
を１／２にする事ができる。

ここで、コード変換回路２Ｂの場合、入力信号がオフセ
ットバイナリコードまたは２の補数コードの場合に負の
最大値は同値から最小値を差し引く操作を含むものとす
る。例えば８ビツトの場合では−１２８は−１２７に置
換してから変換するものとする。さらに、０はサインマ
グニチュードコード（またはモディファイサインマグニ
チュードコード）の０のいずれか一方、例えば＋０値（
または−〇値）に変換するものとする。

変換例を第１０図に示す。

これらのコードに関しては日本技術経済センター出版部
発行の文献「最新Ｄ／Ａ　、Ａ／Ｄコンバーダユーザマ
ニュアル」著者；　Ｅｕｇｅｎｅ　Ｒ・Ｈｎａｔｅｋ　
＋訳者久保犬次部他１発行日：昭和５５年４月２５日の
第８５頁乃至第８６頁に記載されている。

次にメモリ６について更に第１１図に示した具体的な実
施例を用いて説明する。

先ずメモリ６８は被乗算入力２４．に対して乗算出力２
５Ｂは、被乗算人力２４．のＭＳＢビットは極性制御回
路２９に入り、同出力が乗算出力２５゜のＭＳＢビット
になる。ここで、極性制御回路２９は、係数が正の場合
には非反転であり、同質の場合には反転となるように設
定される。次にメモリ３０としてはＭＳＢを除いて信号
が入力される。従って、この場合ＭＳＢを含める場合だ
較べてその容量は半分となる。

次に、乗算出力２５ｓのビット数は演算タップ数、係数
および等化回路のｎＩ＃１等より決定される。実施例の
場合は１１ビツトの例である。ここでメモリ５０として
は、係数の値等により、ＲＡＭの他ＲＯＭ　、ＰＬＡま
たはランダムゲートかそれらの組み合わせによって構成
することもできる。従って必ずしもタップ毎のメモリは
同一、構成とする必要もない。

第１２図はメモリ３をタップ分割した場合の一実施例で
ある。５１〜７はメモリ、５１〜７はラッチ回路、６、
〜７はメモリ、８はＷａ　ｌ　１　ａ　ｃ　ｅのトリー
回路、９は加算器である。

メモリ５がＲｅ　ａｄモードになった場合、メモリ３１
〜１１からその時点で与えられているアドレスコードに
従って同一トラックの８とットデータをラッチ回路５、
〜７に送出する。ラッチ回路５１〜以降の乗算、加算処
理は第１図、第２図で述べた方法と同じである。次にメ
モリ３１〜７　をアドレスコードがそのままの状態でＷ
ｒ　ｉ　ｔ　ｅモードに切換えれば、メモリ３１はＡＤ
変換器２の出力である新データに、メモリ３２はメモリ
３にの旧データであるラッチ回路５１の出力に、それぞ
れ書き換えられる。この構成によって、メモリ３１〜γ
の回−アドレスに同一のトラックを格納し、さ、　らに
順次、次段のメモリ５１〜７にデータをシフトできる。

第１２図のメモリは第１図のメモリに比べて、各タップ
分を独立に持つため、たとえばＬＳＩ化する場合にスペ
ースファクターが悪くなるという問題が懸念されるが、
現状技術で可能なＭ２層配線などを用いれば、十分小さ
く構成できる。

以上説明した２つのメモリによる係数乗算器は、ＩＥＩ
図、＄２図、第１２図のような並列型演算だけでなく、
直列型演算に用いることもできる。

第１３図に直列型に構成した本発明の一実施例を示す。

第１３図において３１は累積加算器である。

メモリ３からは、各トラックのディジタルデータがタッ
プ数分だけ順次読み出され、メモリ６のアドレスに入力
する。メモリ６からは入力するディジタルデータとタッ
プ係数の積が出力され、累積加算器３１でタップ数分だ
け加算された時点で、その和をラッチ回路９によってス
トアする。このラッチ回路に蓄えられたデータが、ある
サンプル点における、例えば第１トラスクの等化値を示
す。次に第２トラツクのデータをメモリ３から順次読み
出し、上記の動作をくり返す。以下、第３．第４・・・
・・・とくり返すことによって各トラックの波形等化が
行える。

以上の説明からもわかるように直列型演算では、タップ
数分だけ累積加算をするので、回路としては演算速度の
速いものが必要となる。

また本発明は、＠１２図、第１５図に示しだ回路構成だ
けではなく、両者を組み合わせた回路構成としてもよい
。たとえば、第１２図中のＡ部と第１６図のＤ部、また
は第１３図の０部と第１２図のＢ部を組み合わせがある
。Ｃ七Ｂとの組み合せは第１図の動作と同様で、０部に
おけるメモリ６の出力を一時ラッチ回路だ蓄え、その出
力をＷａ　Ｌ　１　ａ　ｃ　ｅのトリー回路８に入力す
ればよい。またＡとＤの組み合わせでは、メモリ６１〜
７の内容を１１１次、累積加算器３１で加算すれば、所
望の等化波形データが得られる。

〔発明の効果〕

以上本発明によれば、複雑な乗算回路を用いることなし
に、各タップの係数とディジタルデータの積が高速で出
力できる。さらに従来の直列型の乗算器がデータのサン
プリング周期のタップ数倍の演算速度を必要としたのに
対し、本発明では並列型であるので、サンプリング周期
と同じ演算速度でよく、またパイプライン処理が可能と
なる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
マルチトラック方式ＰＣＭ記録再生装置に用いる本発明
の一実施例を示すブロック図、第３図は時分割多重処理
を説明する図、第４図はフーリエ変換後のインパルス波
形を示す図、第５図は波形等化回路の一具体的回路図、
第６図はシフトレジスタを用いた本発明の一実施例を示
す図、第７図は本発明による乗算回路の一実施例を示す
図、第８図はＷａ　ｌ　１　ａ　ｃ　ｅのトリー回路の
一実施例を示す回路図、第９図ば本発明に用いるＡＤ変
換器の一実施例を示す図、第１０図はコード変換例を示
す図、第１１図はメモリ回路の一実施例を示す図、第１
２図はメモリをタップ分割した一実施例を示す図、第１
３図は直列型演算方式の本発明の一実施例を示す図であ
る。２・・・ＡＤ変換器、　　　３・・・メモリ、５・・・
ラッチ回路、　　　６・、・メモリ、８・・・Ｗａｌｌ
ａｃｅのトリー回路、９・・・加算器、　　　　１０・
・・ラッチ回路、１５・・・マルチプレクサ、２０・・
・遅延素子、２１・・・乗算回路、　　　２２・・・加
算回路、２３・・・シフトレジスタ、２７・・・ＡＤ変
換回路、２Ｂ・・・コード変換回路、３１・・・累積加
算器。第　１　図第　２　図Ｉ２第　３　図第　４　図第　５　図第　７　図第９図（α）？ど７　　　　　　　　　２ど第　１０　　図第１２図

Claims

【特許請求の範囲】１、入力するアナログ再生信号をディジタル信号に変換
するＡＤ変換器と、変換されたディジタル信号を記憶し
ておく記憶回路と、複数の該ディジタル信号と複数の所
定の係数との積を演算する乗算回路と、上記乗算回路に
よって演算された複数の積の和を求める加算回路よりな
るディジタル波形等化器において、該乗算回路が、あら
かじめ該複数のディジタル信号と該複数の係数との積が
格納された定数記憶回路であり、該加算回路が該定数記
憶回路の複数の出力信号を同時加算するためのＷａｌｌ
ａｃｅのトリー回路と、該Ｗａｌｌａｃｅのトリー回路
の出力を加算する加算器から成ることを特徴とするディ
ジタル波形等化器。２、特許請求の範囲第１項に記載したディジタル波形等
化器において、入力する該アナログ信号が複数のトラッ
クに分配して記録されたマルチトラックＰＣＭ再生装置
における、各トラックで再生されたＰＣＭ信号を順次選
択する信号切換回路の出力であることを特徴とするディ
ジタル波形等化器。