JPS61111017A - デジタル比較回路及びそれを使用するフエーズロツクループ回路 - Google Patents
デジタル比較回路及びそれを使用するフエーズロツクループ回路Info
- Publication number
- JPS61111017A JPS61111017A JP60242592A JP24259285A JPS61111017A JP S61111017 A JPS61111017 A JP S61111017A JP 60242592 A JP60242592 A JP 60242592A JP 24259285 A JP24259285 A JP 24259285A JP S61111017 A JPS61111017 A JP S61111017A
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- Japan
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- signal
- pulse
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に、例えば０ＭＯ８，８ＭＯ８及びバイポーラ技
術によって構成される形式の論理ゲートアレイに関する
。より詳細には、本発明に、基準信号及び出力信号のよ
うな２つの信号の周波数を比較するための回路に関する
。本発明は、また、基準信号′１ １ と電圧制御発振器（ｖｅｏ ）の出力を表
わ丁信号とを比較するためのゲートアレイとして構成可
能な比較回路を有するフェーズロックループ（ＰＬＬ
）回路に関する。
術によって構成される形式の論理ゲートアレイに関する
。より詳細には、本発明に、基準信号及び出力信号のよ
うな２つの信号の周波数を比較するための回路に関する
。本発明は、また、基準信号′１ １ と電圧制御発振器（ｖｅｏ ）の出力を表
わ丁信号とを比較するためのゲートアレイとして構成可
能な比較回路を有するフェーズロックループ（ＰＬＬ
）回路に関する。
現在はとんどのソリッドステート回路は０ＭＯ８，８Ｍ
Ｏ８又はバイポーラのような集積回路によって形成され
た論理ゲートの適切に内部接続されたアレイにエラて与
えられる。このようなゲートアレイの個々のグー）？作
るセルは基本的には同一でおる。
Ｏ８又はバイポーラのような集積回路によって形成され
た論理ゲートの適切に内部接続されたアレイにエラて与
えられる。このようなゲートアレイの個々のグー）？作
るセルは基本的には同一でおる。
種々のゲート間の相互接続は１つのデジタル論理回路全
互に区別するものだけである。種々のゲートセル間の相
互接続を単に制御することによって所望の回路構成を与
えることが可能でろる。ゲートアレイの使用は製造プロ
セス全簡略化しかつ七ＩＬ金高速化する。
互に区別するものだけである。種々のゲートセル間の相
互接続を単に制御することによって所望の回路構成を与
えることが可能でろる。ゲートアレイの使用は製造プロ
セス全簡略化しかつ七ＩＬ金高速化する。
しかしながら、論理ゲートアレイの使用はある種の問題
音生せしめる。基本的には個々のセルのパラメータに対
する制御は行なわＩしていな諭。従って、カスタムのモ
ノリシック集積回路ならは可能でＩＩ′Ｘメるが、例え
ば、同期して問題全軽減する几め装置パラメータ及びレ
イプウトΦパラメータ會変えることによって、この形式
のゲートアレイ全「ひねる」ことは不可能である。
音生せしめる。基本的には個々のセルのパラメータに対
する制御は行なわＩしていな諭。従って、カスタムのモ
ノリシック集積回路ならは可能でＩＩ′Ｘメるが、例え
ば、同期して問題全軽減する几め装置パラメータ及びレ
イプウトΦパラメータ會変えることによって、この形式
のゲートアレイ全「ひねる」ことは不可能である。
最適性能を得るように回路を「ひねる」ことか回路設計
者にとって可能でないということは種々の目的の九めの
論理ゲートアレイ構成の使用を制限したｏ例えば、信号
の所望の位相及び周波数を保障するｔめに使用さｎるＰ
ＬＬ回路に基準信号とＶＣＯ出力信号との比較について
の動作を必要とする。この時に、出力信号の位相及び周
波数は基準信号の位相及び周波数と合致するＬうに調整
さ１しる。
者にとって可能でないということは種々の目的の九めの
論理ゲートアレイ構成の使用を制限したｏ例えば、信号
の所望の位相及び周波数を保障するｔめに使用さｎるＰ
ＬＬ回路に基準信号とＶＣＯ出力信号との比較について
の動作を必要とする。この時に、出力信号の位相及び周
波数は基準信号の位相及び周波数と合致するＬうに調整
さ１しる。
従来技術のＰＬＬ回路の主文る要素は位相比較器（位相
検出器とも呼ばＩＬる）でろる。位相比較器は基準信号
とｖＣＯの出力とを比較するように使用さ１しる。この
ような比較器は、典型的には、タイプ１位相比較器とタ
イプ■位相比較器とに分類されるタイプ１位相比較器は
排他的ＯＲ回路でろ９、過駆動アナログ平衝化ミサキと
類似し几態様で作動する。タイプ■位相比較器は典型的
には４つの７リツプフロツプ（ ｆ”／Ｆ’）段、制御ゲート回路及び３状態出力回路か
らなるエツジ制御の°デジタルメモリ回路である。この
ような位相比較器は基準信号とエラーを表わす信号との
エツジにのみ応じるｔめ、之１しら信号のデユーティサ
イクルは無関係となる。
検出器とも呼ばＩＬる）でろる。位相比較器は基準信号
とｖＣＯの出力とを比較するように使用さ１しる。この
ような比較器は、典型的には、タイプ１位相比較器とタ
イプ■位相比較器とに分類されるタイプ１位相比較器は
排他的ＯＲ回路でろ９、過駆動アナログ平衝化ミサキと
類似し几態様で作動する。タイプ■位相比較器は典型的
には４つの７リツプフロツプ（ ｆ”／Ｆ’）段、制御ゲート回路及び３状態出力回路か
らなるエツジ制御の°デジタルメモリ回路である。この
ような位相比較器は基準信号とエラーを表わす信号との
エツジにのみ応じるｔめ、之１しら信号のデユーティサ
イクルは無関係となる。
ＰＬＬのためのタイプ■位相比較器はカスタムのモノリ
シック回路に対して設計さＩしていた。例えば、ｉ（、
ｅＡがら公開さＩしているＣＭＯ８集積回路マニーアル
（１９８０年）、第７１４〜７１７頁（几ＣＡｆ）ＣＭ
Ｕ８／ＭＯ８−ＰＬＩ、：マイクロパワーのデジタル及
びアナログに対する応用の友めのパーサタイル・ビルデ
ィング・ブロック）に見い出される。しかしながら、こ
のような位相比較器はゲートアレイの構成にとって適切
ではない。伝搬及びトリガー遅延によって生ぜしめらＩ
Ｌる予期し得ない回路応答の几めに、ゲートアレイによ
って構成される位相比較器の要素のめるものは他の位相
比較器要素の出力と合い入ＴＬない出力全音することに
なる。この結果、論理決定エラーを生じてしまい、位相
比較器は、比較さＩしている周波数及び位相ｔ−有する
信号の１つ又はそＩＬ以上の期間の間大きくがつ不正確
なエラー信号を発生する。ＰＬＬの安定性及び応答時間
は位相比較器のこのような動作エラーの結果で影！？受
ける。
シック回路に対して設計さＩしていた。例えば、ｉ（、
ｅＡがら公開さＩしているＣＭＯ８集積回路マニーアル
（１９８０年）、第７１４〜７１７頁（几ＣＡｆ）ＣＭ
Ｕ８／ＭＯ８−ＰＬＩ、：マイクロパワーのデジタル及
びアナログに対する応用の友めのパーサタイル・ビルデ
ィング・ブロック）に見い出される。しかしながら、こ
のような位相比較器はゲートアレイの構成にとって適切
ではない。伝搬及びトリガー遅延によって生ぜしめらＩ
Ｌる予期し得ない回路応答の几めに、ゲートアレイによ
って構成される位相比較器の要素のめるものは他の位相
比較器要素の出力と合い入ＴＬない出力全音することに
なる。この結果、論理決定エラーを生じてしまい、位相
比較器は、比較さＩしている周波数及び位相ｔ−有する
信号の１つ又はそＩＬ以上の期間の間大きくがつ不正確
なエラー信号を発生する。ＰＬＬの安定性及び応答時間
は位相比較器のこのような動作エラーの結果で影！？受
ける。
ゲートアレイ構造に構成されるタイプ■位相比較器に典
型的に関連し几他の間＠に始動時のラッチアップである
。最初にＰ ＬＬに電力が与えら１してオンにさ１しると２つの相互
に排他的な内部制御信号が同時に発生せしめらＩしるこ
とになってしまう。
型的に関連し几他の間＠に始動時のラッチアップである
。最初にＰ ＬＬに電力が与えら１してオンにさ１しると２つの相互
に排他的な内部制御信号が同時に発生せしめらＩしるこ
とになってしまう。
即ち、ｋ’ ／ Ｐ”のＱ及びＱが同時に高状態になっ
てしまつ友め、ｋ”／に’に中間状態に置かＩＬる。一
般的に、この中間状態が決して起らないように即ちＦ
／ ｌ”がこの状態からリセットさ１しることが出来る
ようにするｔめの附加回路が必要となる。
てしまつ友め、ｋ”／に’に中間状態に置かＩＬる。一
般的に、この中間状態が決して起らないように即ちＦ
／ ｌ”がこの状態からリセットさ１しることが出来る
ようにするｔめの附加回路が必要となる。
本発明の１つの目的は、第１の周期的入力信号と第２の
周期的入力信号の位相及び周波数とを比較するための論
理ゲートアレイ構造によって構成さ１しうる回路を与え
る七ｆＬ ｔ’！ 、ゲートアレイ構造で伝搬及びトリ
ガー遅延によって生ぜしめらＩＬるような問題全実質的
に解消するために主−従関係全使用する。第１及び第２
の周期的入力信号に応じる主指示装置はこＩＬら入力信
号のどＩＬが最後に予定の角位置を通過し友かを指示す
る。主指示装置の指示と第１及び第２の入力信号とに応
じる従指示装置は、第１及びｉ＠２の入力信号の−１が
上記予定の角位置を通過してから第１及び第２の入力信
号の他方が上記角付ＲｋＺ度通過し定かどうかを指示し
、従って入力信号の−１の周波数が他方より高いかどう
かを指示する出力解読器即ちデコーダは、主及び従指示
装置の指示に応じ、第１及び第２の入力信号のいずＩＬ
かが上記予定の可使ｔｔ−２ｆｆ通過しく他方の入力信
号がそうしてから）かつ上記予定の角位置を通過する七
ＩＬら信号の最後のものでもろり几ならば（即ち、両信
号のうちの−１は他方の信号よりも高い周波数のもので
かつ位相的には進んでいるならば）ｆｒ号を生じさせる
。第２の指示装置は、好ましくは、第１及び第２の入力
信号が予定の時間期間だけ遅延せしめらＩＬｔ後にそｆ
Ｌら信号に応じる。
周期的入力信号の位相及び周波数とを比較するための論
理ゲートアレイ構造によって構成さ１しうる回路を与え
る七ｆＬ ｔ’！ 、ゲートアレイ構造で伝搬及びトリ
ガー遅延によって生ぜしめらＩＬるような問題全実質的
に解消するために主−従関係全使用する。第１及び第２
の周期的入力信号に応じる主指示装置はこＩＬら入力信
号のどＩＬが最後に予定の角位置を通過し友かを指示す
る。主指示装置の指示と第１及び第２の入力信号とに応
じる従指示装置は、第１及びｉ＠２の入力信号の−１が
上記予定の角位置を通過してから第１及び第２の入力信
号の他方が上記角付ＲｋＺ度通過し定かどうかを指示し
、従って入力信号の−１の周波数が他方より高いかどう
かを指示する出力解読器即ちデコーダは、主及び従指示
装置の指示に応じ、第１及び第２の入力信号のいずＩＬ
かが上記予定の可使ｔｔ−２ｆｆ通過しく他方の入力信
号がそうしてから）かつ上記予定の角位置を通過する七
ＩＬら信号の最後のものでもろり几ならば（即ち、両信
号のうちの−１は他方の信号よりも高い周波数のもので
かつ位相的には進んでいるならば）ｆｒ号を生じさせる
。第２の指示装置は、好ましくは、第１及び第２の入力
信号が予定の時間期間だけ遅延せしめらＩＬｔ後にそｆ
Ｌら信号に応じる。
主指示装置によって与えられる主たる機能は、最も簡単
には、ＮＡＮＤラッチのようなメモリ装置によって与え
ら１シ、−万従指示装置は好ましくはメモリ装置として
Ｎ０１−＆ラッチ金倉んでいる。主指示装置はま次、好
ましくは、第１の制御信号が存在する時を錬き第１の入
力信号に応じてパルス全発生する第１の主Ｐ７Ｆと第２
の制御信号が存在する時全除′ｆ！！Ｗ！Ｊ２の入力信
号に応じてパルスを生じさせる第２の主Ｆ’ ７ Ｆと
を含んでいる。ＮＡＮＩ）ラッチに第１及び第２０主Ｆ
／Ｆの出力に応じるようになっておジ、かつ第１０主Ｆ
／ Ｆがパルスを生じさせる時に第１の制御信号音、
また第２の主Ｆ ／ Ｆがパルスを生じさせる時に第２
の制御信号金主じさせる。従りて、 ＮＡＮＩＪう、チは、２つの入力信号のうちのどＩＬが
他より位相的に進んでいるか全指示する。
には、ＮＡＮＤラッチのようなメモリ装置によって与え
ら１シ、−万従指示装置は好ましくはメモリ装置として
Ｎ０１−＆ラッチ金倉んでいる。主指示装置はま次、好
ましくは、第１の制御信号が存在する時を錬き第１の入
力信号に応じてパルス全発生する第１の主Ｐ７Ｆと第２
の制御信号が存在する時全除′ｆ！！Ｗ！Ｊ２の入力信
号に応じてパルスを生じさせる第２の主Ｆ’ ７ Ｆと
を含んでいる。ＮＡＮＩ）ラッチに第１及び第２０主Ｆ
／Ｆの出力に応じるようになっておジ、かつ第１０主Ｆ
／ Ｆがパルスを生じさせる時に第１の制御信号音、
また第２の主Ｆ ／ Ｆがパルスを生じさせる時に第２
の制御信号金主じさせる。従りて、 ＮＡＮＩＪう、チは、２つの入力信号のうちのどＩＬが
他より位相的に進んでいるか全指示する。
従指示装置は、第１の主Ｆ ／ Ｆに工つて生ぜしめら
ＩＬるパルスと遅延せしめらＴＬｆ（第１の入力信号と
の同時の生起に応じて予定の状態をとる第１の従Ｆ／）
゛と、第２の主ｆ” ／ ｋ’によって生ぜしめらＩＬ
るパルスと遅延せしめらＩＬ几第２の入力信号との同時
の生起に応じて予定の状態をとる第２の従Ｆ／上゛とを
含んでいる。ＮＵｌｔラッチは第１及び第２の従Ｆ ／
Ｆの出力に応じるようになっており、第１及び第２の
ｋ” ／ Ｆのど１ＬがそＩＬぞＩＬの予定の状態を最
後にとったかを指示する。この態様で、そｒＬは２つの
入力信号のうちのどＩＬが他よりも高い周波数を有する
かを指示する。
ＩＬるパルスと遅延せしめらＴＬｆ（第１の入力信号と
の同時の生起に応じて予定の状態をとる第１の従Ｆ／）
゛と、第２の主ｆ” ／ ｋ’によって生ぜしめらＩＬ
るパルスと遅延せしめらＩＬ几第２の入力信号との同時
の生起に応じて予定の状態をとる第２の従Ｆ／上゛とを
含んでいる。ＮＵｌｔラッチは第１及び第２の従Ｆ ／
Ｆの出力に応じるようになっており、第１及び第２の
ｋ” ／ Ｆのど１ＬがそＩＬぞＩＬの予定の状態を最
後にとったかを指示する。この態様で、そｒＬは２つの
入力信号のうちのどＩＬが他よりも高い周波数を有する
かを指示する。
出力デコーダは、好ましくは、ＮＡＮＬ）及びＮ０Ｉ（
、ラッチの状態に応じ、こＩＬらラッチが共に第１の状
態にある時に第１の電圧レベルを生じさせ、かつ両ラッ
チが第２の状態におる時ににＷＪｌの電圧レベルよりも
高い第２の電圧レベルを生じさせる０本発明の回路は、
特に、ＰＬＬ回路に有効でおる。こＩしは、ＶＣＯの出
力信号と基準信号とに応じ、この回路の几めの制御電圧
を発生する。その振巾は出力信号の位相又は周波数と基
準信号の位相又は周波数との間の差によって決定される
。この制御電圧は’Ｉ ＰＬ Ｌ、の■ｃｏ
の周波数を制御するためのう １ 構成、於、使ヨうＴ５６゜本発明によって
、高安定でありかつ極めて高速で動作することができる
比較回路ができる比較回路が与えられる０そのような回
路ｆ−１ＣＭＯＢ技術で作らＩＬるゲートアレイ構造に
よって構成さＩＬつる。そｆＬは極めて低電力消費のも
のであり、低コストで製造でき、かつ製造変動圧左右さ
ＩＬない。そｆ’Ｌ ａ 、特に、ゲートアレイを使用
するＰＬＬ回路によって必要とされる比較を与える几め
に有用である。そｒｂｎ比較さ几るべき２つの入力が一
致している時にめるいはそｆＬＫ″近い時にエラーを生
じさせず、ｌお極めて高速動作能力會与える。勿論、回
路の動作速度は使用される装置の伝搬及び遅延時間にＬ
りてのみ制限される。更に、 各入力は他の入力と完全に独立てろるため回路は信号内
タイミングと独立である０ま九、動作速［’を低下させ
ずに装ｇｔ変動及び／又はレイアウトによるエラーｔ−
最少に丁 する簡単な回路により構成さＩＬ
うる。電源オン時の回路のう、チア、プが回避さ１しる
ので、回路が最少にオンされる時に大きな出力エラーが
生じない。
、ラッチの状態に応じ、こＩＬらラッチが共に第１の状
態にある時に第１の電圧レベルを生じさせ、かつ両ラッ
チが第２の状態におる時ににＷＪｌの電圧レベルよりも
高い第２の電圧レベルを生じさせる０本発明の回路は、
特に、ＰＬＬ回路に有効でおる。こＩしは、ＶＣＯの出
力信号と基準信号とに応じ、この回路の几めの制御電圧
を発生する。その振巾は出力信号の位相又は周波数と基
準信号の位相又は周波数との間の差によって決定される
。この制御電圧は’Ｉ ＰＬ Ｌ、の■ｃｏ
の周波数を制御するためのう １ 構成、於、使ヨうＴ５６゜本発明によって
、高安定でありかつ極めて高速で動作することができる
比較回路ができる比較回路が与えられる０そのような回
路ｆ−１ＣＭＯＢ技術で作らＩＬるゲートアレイ構造に
よって構成さＩＬつる。そｆＬは極めて低電力消費のも
のであり、低コストで製造でき、かつ製造変動圧左右さ
ＩＬない。そｆ’Ｌ ａ 、特に、ゲートアレイを使用
するＰＬＬ回路によって必要とされる比較を与える几め
に有用である。そｒｂｎ比較さ几るべき２つの入力が一
致している時にめるいはそｆＬＫ″近い時にエラーを生
じさせず、ｌお極めて高速動作能力會与える。勿論、回
路の動作速度は使用される装置の伝搬及び遅延時間にＬ
りてのみ制限される。更に、 各入力は他の入力と完全に独立てろるため回路は信号内
タイミングと独立である０ま九、動作速［’を低下させ
ずに装ｇｔ変動及び／又はレイアウトによるエラーｔ−
最少に丁 する簡単な回路により構成さＩＬ
うる。電源オン時の回路のう、チア、プが回避さ１しる
ので、回路が最少にオンされる時に大きな出力エラーが
生じない。
本発明に従った論理ゲートアレイ１２によって構成され
た回路の好適実施例の回路図が第１図に示さＩしている
。回路には、後述するＰＬＬ回路の基準信号であっても
よい第１の信号人の周波数及び位相と第２の入力信号Ｂ
の周波数及び位相とを比較し、信号Ａの周波数又は位相
が信号Ｂの周波数又は位相とに異なっているならは出力
端子２４に出力電圧を生じさせる。即ち、回路１２ｆｌ
信号人及びＢのうちのどちらが最大周波数全盲している
かを決定し、かつ更にこＩＬら２つの入力間の位相差を
検出する。
た回路の好適実施例の回路図が第１図に示さＩしている
。回路には、後述するＰＬＬ回路の基準信号であっても
よい第１の信号人の周波数及び位相と第２の入力信号Ｂ
の周波数及び位相とを比較し、信号Ａの周波数又は位相
が信号Ｂの周波数又は位相とに異なっているならは出力
端子２４に出力電圧を生じさせる。即ち、回路１２ｆｌ
信号人及びＢのうちのどちらが最大周波数全盲している
かを決定し、かつ更にこＩＬら２つの入力間の位相差を
検出する。
もし信号人の周波数が信号Ｂの周波数よりも高けＩＬＦ
！、出力端子２４に正の電圧會与えることが所望される
（例えは、ＰＬＬ回路のＶＣＯの出力周波数を増大させ
るように）。同様に、もし信号Ａの周波数が信号Ｂの周
波数よりも低けＩＬば、即ちもしその位相が信号Ｂの位
相よりも遅１しているならば、出方端子２４に０あるい
は負の電圧を与えることが所望される（例えば、ＶＣＯ
の周波数全低下する几めに）０もし、信号人及びＢの周
波数及び位相が同一でおるならば、出力端子２４が開回
路としてみなさＩしるようにすることが所望さ１しる。
！、出力端子２４に正の電圧會与えることが所望される
（例えは、ＰＬＬ回路のＶＣＯの出力周波数を増大させ
るように）。同様に、もし信号Ａの周波数が信号Ｂの周
波数よりも低けＩＬば、即ちもしその位相が信号Ｂの位
相よりも遅１しているならば、出方端子２４に０あるい
は負の電圧を与えることが所望される（例えば、ＶＣＯ
の周波数全低下する几めに）０もし、信号人及びＢの周
波数及び位相が同一でおるならば、出力端子２４が開回
路としてみなさＩしるようにすることが所望さ１しる。
当該回路の好適実施例は信号Ａ１１ＬびＢの正のエツジ
にのみ応じ、そＩＬによって回路を入力デユーティサイ
クルに左右さＩしないようにする。
にのみ応じ、そＩＬによって回路を入力デユーティサイ
クルに左右さＩしないようにする。
信号人及びＢのうちのどＩＬが最高周波数を有している
か金（信号人及びＢの周波数が同一ではないかを〕検出
するｔめに、 好適実施例にこＩＬら信号の一方の１つめるいはそれ以
上の正のエツジが他方の信号の２つの正のエツジの間に
生じるかどうかｔ決定する。第２図に時間期間Ｔ２の間
信号人が信号Ｂよすも高い周波数を有しているといつこ
とを示している０ 比較回路１２の好適実施例は、王に、本発明に従って、
主指示手段と従指示手段と出力解読手段とを有している
。主指示手段（好適実施例に於て、先導端でトリガされ
るＤ形Ｆ７Ｆ２Ｂと先導端でトリガされるＤ形Ｆ／Ｆ３
ｏとＮＡＮＬ）ラッチ３２とからなる）は信号Ａ及びＢ
のどＩＬが先導端を生じたかを決定するために設けらＩ
Ｌる（立下りエツジ、零交差点、最大又は最小点のよう
な任意の予定の角位置が先導端の代りに使用さＩしても
工い）０こＩＬは２つの信号のどＩＬが他１９も位相的
に進んでいるかを指示する。従指示手段（好適実施例に
於ては、先導端がトリガされるＤ形１”／ｌ”３４先導
端でトリガされるＤ形Ｆ７Ｆ ３６及びＮＯＲラッチ３
８からなる）は信号の−１が先導端を生じてから信号の
他方が先導端を２度生じ友かどうかを決定する几めに設
けら１しる。こｆＬｅ：Ｉ２つの信号のど１しが最大周
波数を有しているか全指示する。出力解読手段（好適実
施例に於て、ＮＡＮＩ）ゲート ４０ 、 Ｎ（ＪＲ
ゲー ト ４２ 、 ｐ形ＭＯ８Ｉ！’ＥＴ４４及び
ｎ形ＭＬ）８ＦｋＪＴ４６＞らなる）は上述さｆＬ、か
つ以下に詳細に述べらｒしるように、予定の条件が存在
するななは端子２４に適切な電圧を与える次めに設けら
ＩＬる。遅延手段汀予定の時間期間だけ信号Ａ及びｂ２
遅延するために設けらＩＬ。
か金（信号人及びＢの周波数が同一ではないかを〕検出
するｔめに、 好適実施例にこＩＬら信号の一方の１つめるいはそれ以
上の正のエツジが他方の信号の２つの正のエツジの間に
生じるかどうかｔ決定する。第２図に時間期間Ｔ２の間
信号人が信号Ｂよすも高い周波数を有しているといつこ
とを示している０ 比較回路１２の好適実施例は、王に、本発明に従って、
主指示手段と従指示手段と出力解読手段とを有している
。主指示手段（好適実施例に於て、先導端でトリガされ
るＤ形Ｆ７Ｆ２Ｂと先導端でトリガされるＤ形Ｆ／Ｆ３
ｏとＮＡＮＬ）ラッチ３２とからなる）は信号Ａ及びＢ
のどＩＬが先導端を生じたかを決定するために設けらＩ
Ｌる（立下りエツジ、零交差点、最大又は最小点のよう
な任意の予定の角位置が先導端の代りに使用さＩしても
工い）０こＩＬは２つの信号のどＩＬが他１９も位相的
に進んでいるかを指示する。従指示手段（好適実施例に
於ては、先導端がトリガされるＤ形１”／ｌ”３４先導
端でトリガされるＤ形Ｆ７Ｆ ３６及びＮＯＲラッチ３
８からなる）は信号の−１が先導端を生じてから信号の
他方が先導端を２度生じ友かどうかを決定する几めに設
けら１しる。こｆＬｅ：Ｉ２つの信号のど１しが最大周
波数を有しているか全指示する。出力解読手段（好適実
施例に於て、ＮＡＮＩ）ゲート ４０ 、 Ｎ（ＪＲ
ゲー ト ４２ 、 ｐ形ＭＯ８Ｉ！’ＥＴ４４及び
ｎ形ＭＬ）８ＦｋＪＴ４６＞らなる）は上述さｆＬ、か
つ以下に詳細に述べらｒしるように、予定の条件が存在
するななは端子２４に適切な電圧を与える次めに設けら
ＩＬる。遅延手段汀予定の時間期間だけ信号Ａ及びｂ２
遅延するために設けらＩＬ。
る。より詳細には、好適実施例に訃て
ＮＡＮＬ）ゲート４８及び５０からなる第１の遅延手段
は信号Ａを予定の時間期間だけ遅延する几めに設けらｒ
Ｌ１好適実施例に於てＮＡＮ ｌ）ゲート５２及び５４
からなる第２の遅延手段は信号Ｂｔｌ−予定の時間期間
だけ遅延するｔめに設けら７Ｌる。Ｆ／Ｆ ３４及び３
６は以下に詳細に記載するようにそＩＬらが）’／Ｆ
２８及び３０に対して従として働くように遅延信号Ａ
及びＢに応じる。
は信号Ａを予定の時間期間だけ遅延する几めに設けらｒ
Ｌ１好適実施例に於てＮＡＮ ｌ）ゲート５２及び５４
からなる第２の遅延手段は信号Ｂｔｌ−予定の時間期間
だけ遅延するｔめに設けら７Ｌる。Ｆ／Ｆ ３４及び３
６は以下に詳細に記載するようにそＩＬらが）’／Ｆ
２８及び３０に対して従として働くように遅延信号Ａ
及びＢに応じる。
この実施例の動作ｔ−４２図のタイミング図に関連して
ｉ１図の回路図を横町することによって良く理解さ１し
得る。ＮＡＮＬ）う、チ３２が最初にリセット（即ちＱ
＝ｏ、Ｑ＝１）にあるものと想定する（勿論、この実施
例けＮＡＪＩ）ラッチ３２が最初にセットさＩしている
場合でも等しく働く。このＮＡＮＬ）ラッチは説明を簡
単にするために最初にリセットさＩしているものと想定
するもし、ＮＡＮＬ）ラッチ３２が最初にリセットされ
るならは、論理レベルＯがＦ ／ Ｆ２８のＤ入力に与
えら１しる。以下の記載から明らかとなる理由により、
Ｆ／Ｆ ２Ｂに通常にセットさＩしている。即ち、この
Ｆ／ＦのＱ出力は論理レベル／となっている。入力信号
Ａに先導端が生じると（こ１したｅｌ”／Ｆ２８のクロ
ック入力に与えられる〕１” ／ ｌ” ２８はリセ
ットさ１しるようになる。
ｉ１図の回路図を横町することによって良く理解さ１し
得る。ＮＡＮＬ）う、チ３２が最初にリセット（即ちＱ
＝ｏ、Ｑ＝１）にあるものと想定する（勿論、この実施
例けＮＡＪＩ）ラッチ３２が最初にセットさＩしている
場合でも等しく働く。このＮＡＮＬ）ラッチは説明を簡
単にするために最初にリセットさＩしているものと想定
するもし、ＮＡＮＬ）ラッチ３２が最初にリセットされ
るならは、論理レベルＯがＦ ／ Ｆ２８のＤ入力に与
えら１しる。以下の記載から明らかとなる理由により、
Ｆ／Ｆ ２Ｂに通常にセットさＩしている。即ち、この
Ｆ／ＦのＱ出力は論理レベル／となっている。入力信号
Ａに先導端が生じると（こ１したｅｌ”／Ｆ２８のクロ
ック入力に与えられる〕１” ／ ｌ” ２８はリセ
ットさ１しるようになる。
即ち、このＦ／ＦのＱ出力は論理レベル０となる。この
レベルは先導端がＦ／）゛のクロック入力に与えられる
時にそのＩ” ／ ＦのＤ入力の値でおる。
レベルは先導端がＦ／）゛のクロック入力に与えられる
時にそのＩ” ／ ＦのＤ入力の値でおる。
ｋ’／Ｆ ２８のＱ出力はへＡＮＩ）ラッチ３２の８入
力に接続される。へＡＮＬ）ラッチ３２の真理値表に以
下の通りである。
力に接続される。へＡＮＬ）ラッチ３２の真理値表に以
下の通りである。
入力 出力
リセット セット ＱＱ
ｏ １ ０ １０ ０
ｌ １１（最後０）１
０ １１ １（最後０） ｌ
Ｏｆ”／Ｆ２８の論理レベル０出力が生じると、Ｎ
ＡＮＬ）ラッチ３２ハセツトさ１しる。
ｌ １１（最後０）１
０ １１ １（最後０） ｌ
Ｏｆ”／Ｆ２８の論理レベル０出力が生じると、Ｎ
ＡＮＬ）ラッチ３２ハセツトさ１しる。
即ちそのＱ出力に論理レベル／となり、そのＱ出力は論
理レベルＯとなる。ＮＡＮＬ＋ラッチ３２のＱ出力はＦ
／Ｆ’２８のＤ入力更にはその）’／Ｆの非同期セット
（存在）入力圧展される。ＮＡＮＩ）ラッチ３２のＱ出
力が論理レベル／になると、）’／Ｆ ２８は非同期的
にセットされる。即ち、そのＱ出力は論理レベル／に戻
る。従って、Ｆ７に’２８及びＮＡＮＬ）ラッチ３２の
組合せは、このＦ ／ Ｆ及びＮＡＮＩ）ラッチの伝搬
遅延及びセットアツプ時間によって決定さＩしる。
理レベルＯとなる。ＮＡＮＬ＋ラッチ３２のＱ出力はＦ
／Ｆ’２８のＤ入力更にはその）’／Ｆの非同期セット
（存在）入力圧展される。ＮＡＮＩ）ラッチ３２のＱ出
力が論理レベル／になると、）’／Ｆ ２８は非同期的
にセットされる。即ち、そのＱ出力は論理レベル／に戻
る。従って、Ｆ７に’２８及びＮＡＮＬ）ラッチ３２の
組合せは、このＦ ／ Ｆ及びＮＡＮＩ）ラッチの伝搬
遅延及びセットアツプ時間によって決定さＩしる。
中の負のパルスを発生する。換言丁ＩＬばＦ／Ｆｚｓは
通常セットさ１しており、信号への先導端が生起すると
、Ｆ／Ｆ２８は短時間の間、即ちＮＡＮＩ）う、チがＦ
／Ｆ−ｉ非同期的にセットするまでそのＱ出力に論理レ
ベルＯ金生じさせる。
通常セットさ１しており、信号への先導端が生起すると
、Ｆ／Ｆ２８は短時間の間、即ちＮＡＮＩ）う、チがＦ
／Ｆ−ｉ非同期的にセットするまでそのＱ出力に論理レ
ベルＯ金生じさせる。
Ｆ／ｌ’ ３ＱにＦ／ｌ’ ２８が入力信号Ａに接続さ
れると同じ態様で入力信号Ｂに接続さｆＬ、正確に同じ
態様で機能する。Ｆ／Ｆ３０のＱ出力はＮＡＮＬ）ラッ
チ３２のＲ入力に接続さｆＬ、このＦ／ＦのＤ及び８入
力？ｉ ＮＡＮＩ） ？ 、チノＱ出力に接続すｒｔ、
ｂ。
れると同じ態様で入力信号Ｂに接続さｆＬ、正確に同じ
態様で機能する。Ｆ／Ｆ３０のＱ出力はＮＡＮＬ）ラッ
チ３２のＲ入力に接続さｆＬ、このＦ／ＦのＤ及び８入
力？ｉ ＮＡＮＩ） ？ 、チノＱ出力に接続すｒｔ、
ｂ。
ＮＡＮＬ）ラッチ３２は入力信号Ａの各先導端でセット
さＴＬ、−万このＮＡＮＬ）ラッチ゛ｊ は
入力信号Ｂの各先導端でリセフ）する０’
ＮＡＮＬ）ラッチ３２は、従って、第２図の時間期間
Ｔｌ ｐ見ｒｔ、ｌｄ明らかなように、入力信号Ａ又ｆ
−ＩＢのど１しが最後の先導端音発生し次かを常に指示
する。
さＴＬ、−万このＮＡＮＬ）ラッチ゛ｊ は
入力信号Ｂの各先導端でリセフ）する０’
ＮＡＮＬ）ラッチ３２は、従って、第２図の時間期間
Ｔｌ ｐ見ｒｔ、ｌｄ明らかなように、入力信号Ａ又ｆ
−ＩＢのど１しが最後の先導端音発生し次かを常に指示
する。
入力信号Ａの２つの先導端が第２図の時間期間Ｔ２に関
連して示さＩしているように入力信号Ｂの次の先導端の
前に生じるものと想定する。入力信号Ｂの最後の先導端
が生じ友時にＮＡＮＬ）う、テコ２ニリセツトさＩして
い友。入力信号Ａの最初の先導端が生じると、ｆｉ’／
Ｆ’ ２８ ａ負のパルス（即ち論理レベル０）ｔ−発
生し、こｒＬＨＮＡＮＤラッチ３２（こＩＬは次いでＦ
／Ｂ’ ２８をセットするンをセットする。もし入力信
号Ｂの次の先導端の前に入力信号Ａの他の先導端が生じ
るならば、Ｆ／Ｆ ２８のＱ出力はこのに’ ７１ｉ’
のへ入力での値をとらない。こ！しは論理レベルがｋ”
／に’ ２ｇのＤ入力にめるからでめる０従って、負の
パルスにこのＦ ７ Ｆによっては発生さＩＬない（こ
のＦ／Ｂ“ １のＱ出力に常に論理レベル／で
ある）０故に、Ｆ／Ｆ ２８は入力信号Ｂの先導端の後
に生じる入力信号人の最初の先導端の後に生じる入力信
号Ａの最初の先導端に対して負のパルス全発生するだけ
であり、ｉ” ／ Ｆ２Ｏは入力信号人の先導端の後に
生じる入力信号Ｂの最初の先導端に負のパルス全発生す
るだけでるる。
連して示さＩしているように入力信号Ｂの次の先導端の
前に生じるものと想定する。入力信号Ｂの最後の先導端
が生じ友時にＮＡＮＬ）う、テコ２ニリセツトさＩして
い友。入力信号Ａの最初の先導端が生じると、ｆｉ’／
Ｆ’ ２８ ａ負のパルス（即ち論理レベル０）ｔ−発
生し、こｒＬＨＮＡＮＤラッチ３２（こＩＬは次いでＦ
／Ｂ’ ２８をセットするンをセットする。もし入力信
号Ｂの次の先導端の前に入力信号Ａの他の先導端が生じ
るならば、Ｆ／Ｆ ２８のＱ出力はこのに’ ７１ｉ’
のへ入力での値をとらない。こ！しは論理レベルがｋ”
／に’ ２ｇのＤ入力にめるからでめる０従って、負の
パルスにこのＦ ７ Ｆによっては発生さＩＬない（こ
のＦ／Ｂ“ １のＱ出力に常に論理レベル／で
ある）０故に、Ｆ／Ｆ ２８は入力信号Ｂの先導端の後
に生じる入力信号人の最初の先導端の後に生じる入力信
号Ａの最初の先導端に対して負のパルス全発生するだけ
であり、ｉ” ／ Ｆ２Ｏは入力信号人の先導端の後に
生じる入力信号Ｂの最初の先導端に負のパルス全発生す
るだけでるる。
壬゛／Ｐ゛２８のＱ出力はＩ”／Ｆ ３４のＤ入力（同
様ＮＡＮＤ ３２のＳ入力と共に〕に接続される。入力
信号Ａはその入力信号を予定の時間だけ遅延するための
手段に接続さｆＬ、こＩＬは次いで）’／Ｆ３４のクロ
ック入力に接続さＴＬる。好適実施例に於て、入力信号
Ａを遅延する几めのこの手段はＮ ＡＮＩ）５０と直列に接続し７（ＮＡＮＩ）ゲート４８
Ｑ有するが、当業者にとって明らかな通り、有限で予定
の時間遅延會与える多くの他の回路構成がその代わりに
使用さ１しることができ、この遅延金与えるために使用
さｆＬる要素の数及び特性に予定の遅延期間の長さ全決
定するように選択さＩしることができる。へＡＮＬ）ゲ
ート４８及び５０が入力信号ＡＱ遅延する予定の時間は
信号時間即ちＦ／Ｆ２８の伝搬時間及びｌ” ／ １”
３４のセットアツプ時間よりも大きいが、Ｆ／Ｆ ３
４のセ、ドア、プ時間とＦ ／ Ｆ２ｇ Ｋよって発生
さＩＬｔ負のパルスのパルス巾の和よりも小さく選択さ
ｒＬる。従ってＦ／Ｆ ３４は負のパルスが発生さ１し
る（あるいは発生さｆＬるかもしＩＬない）時間の間そ
の出力をサンプリングすることによってに’／Ｆ ２８
に対する従Ｆ ／ Ｆとして機能する。理想的にはＦ／
Ｉ”３４はＦ７Ｆ２Ｂによって発生された負のパルスを
この負のパルスの巾の中間部位でサンプリングしなけｎ
−ｔｆ ＠らない。この負のパルスの巾ハ種々の方法、
例えばループの遅延＠ ＮＡＮＬ）う、チ３２からＦ／
Ｆ ２Ｂの入力に与えられることによって、あるいはＦ
７Ｆ２Ｂ及びＮＡＮＬ）ラッチの伝搬送度及びセットア
ツプ時間全選択することによって調節されることができ
る。勿論より巾広いパルスは高い信頼性と回路の許容変
動能力を与えることができるが、全体の回路の速ｆｆｔ
−制限してしまう。ｋ”７に’ ２８によって発生され
る負ノパルス巾及びＮＡＪＩ）ゲート４８及び５０に工
って与えられる遅延はこ１しら要求に合致するように選
択される。
様ＮＡＮＤ ３２のＳ入力と共に〕に接続される。入力
信号Ａはその入力信号を予定の時間だけ遅延するための
手段に接続さｆＬ、こＩＬは次いで）’／Ｆ３４のクロ
ック入力に接続さＴＬる。好適実施例に於て、入力信号
Ａを遅延する几めのこの手段はＮ ＡＮＩ）５０と直列に接続し７（ＮＡＮＩ）ゲート４８
Ｑ有するが、当業者にとって明らかな通り、有限で予定
の時間遅延會与える多くの他の回路構成がその代わりに
使用さ１しることができ、この遅延金与えるために使用
さｆＬる要素の数及び特性に予定の遅延期間の長さ全決
定するように選択さＩしることができる。へＡＮＬ）ゲ
ート４８及び５０が入力信号ＡＱ遅延する予定の時間は
信号時間即ちＦ／Ｆ２８の伝搬時間及びｌ” ／ １”
３４のセットアツプ時間よりも大きいが、Ｆ／Ｆ ３
４のセ、ドア、プ時間とＦ ／ Ｆ２ｇ Ｋよって発生
さＩＬｔ負のパルスのパルス巾の和よりも小さく選択さ
ｒＬる。従ってＦ／Ｆ ３４は負のパルスが発生さ１し
る（あるいは発生さｆＬるかもしＩＬない）時間の間そ
の出力をサンプリングすることによってに’／Ｆ ２８
に対する従Ｆ ／ Ｆとして機能する。理想的にはＦ／
Ｉ”３４はＦ７Ｆ２Ｂによって発生された負のパルスを
この負のパルスの巾の中間部位でサンプリングしなけｎ
−ｔｆ ＠らない。この負のパルスの巾ハ種々の方法、
例えばループの遅延＠ ＮＡＮＬ）う、チ３２からＦ／
Ｆ ２Ｂの入力に与えられることによって、あるいはＦ
７Ｆ２Ｂ及びＮＡＮＬ）ラッチの伝搬送度及びセットア
ツプ時間全選択することによって調節されることができ
る。勿論より巾広いパルスは高い信頼性と回路の許容変
動能力を与えることができるが、全体の回路の速ｆｆｔ
−制限してしまう。ｋ”７に’ ２８によって発生され
る負ノパルス巾及びＮＡＪＩ）ゲート４８及び５０に工
って与えられる遅延はこ１しら要求に合致するように選
択される。
Ｆ／Ｆ３４はＦ ／ ｌ” ２８がクロッキングさｒＬ
７ｊ後の短い時間期間にクロ、キングさＩしる。従って
、従セ”／）’３４のＱ出力は入力信号Ａの各先導端に
対しｌ’／Ｆ ２８のＱ出力のｍｒとる。もしＦ／Ｆ
２１３が負のパルスを発生子ＩＬばＦ／ｌ”３４はリセ
ットさ１ｔ （即ち、そのＱ出力は論理レベル０１Ｃ７
する〕、同様、もしに°／）’ ２８が入力信号Ａの先
導端で負のパルス全発生しなけｆＬば（その先導端が入
力信号Ｂの先導端の後の最初の先導端ではないため）
、ｋ ７ｋ” ３４にセットされる（即ち、そのＱ出力
は論理レベル／になる。Ｂ” ／ ）’ ３５及び遅延
素子５２．５４はＦ ／ Ｆ ３４及び遅延素子４８５
０と同様の態様で接続さＴＬ、類似し几態様で機能する
。
７ｊ後の短い時間期間にクロ、キングさＩしる。従って
、従セ”／）’３４のＱ出力は入力信号Ａの各先導端に
対しｌ’／Ｆ ２８のＱ出力のｍｒとる。もしＦ／Ｆ
２１３が負のパルスを発生子ＩＬばＦ／ｌ”３４はリセ
ットさ１ｔ （即ち、そのＱ出力は論理レベル０１Ｃ７
する〕、同様、もしに°／）’ ２８が入力信号Ａの先
導端で負のパルス全発生しなけｆＬば（その先導端が入
力信号Ｂの先導端の後の最初の先導端ではないため）
、ｋ ７ｋ” ３４にセットされる（即ち、そのＱ出力
は論理レベル／になる。Ｂ” ／ ）’ ３５及び遅延
素子５２．５４はＦ ／ Ｆ ３４及び遅延素子４８５
０と同様の態様で接続さＴＬ、類似し几態様で機能する
。
Ｆ ／ ｌ” ３４のＱ出力はＮ（Ｊ）Ｌラッチ３８の
Ｓ入力に接続さｒＬ ｌ” ／ ｋ’ ３６のＱ出力は
Ｎｉ１（、う、チのＲ入力に接続される。
Ｓ入力に接続さｒＬ ｌ” ／ ｋ’ ３６のＱ出力は
Ｎｉ１（、う、チのＲ入力に接続される。
ＮＯｂラブテ３８の真理値表は次の通りでおる。
入力 出力
リセット セット ＱＯ］
１ ０ ０ｎ後１）ｌ ｏ（＠＠ｌ ０ ０ＮＯ）１．ラッ
チ３８はｋｃ７Ｆ３４がセットされるぺ＠ Ｆ／Ｆ ３
４及び３６の最後のものでめり几ならばセットされる０
同様に、Ｍ比う、チ３８はＦ／Ｆ３６がセットさ１しる
べきに’、７ｋ”３４及び３６の最後のちのでめり几な
らばリセットされる。ＮＯＲう、チ３８は入力信号Ａの
２つの先導端が入力信号Ｂの最後の先導端の後に生じた
時にはセットさｆＬ、入力信号Ｂの２つの先導端が入力
信号Ａの最後の先導端の後に生じ友時にはリセットされ
る。従って、ＮＯＲラッチ３８ニ入力信号Ａ及びＢのど
ちらかの万が周波数に於て高いということを指示する０
同様に、ＮＡＮＬ）ラッチ３２は入力信号Ａ及びＢのい
ずｒＬか−１が他方より位相的に進んでいるということ
を指示する。勿論、一旦Ｎ０）Ｇラッチ３８がセットさ
１シＩＬば、七ＩＬは入力信号Ａエフも高い周波数金有
する（及びその逆の場合）までリセットさＩＬない。
１ ０ ０ｎ後１）ｌ ｏ（＠＠ｌ ０ ０ＮＯ）１．ラッ
チ３８はｋｃ７Ｆ３４がセットされるぺ＠ Ｆ／Ｆ ３
４及び３６の最後のものでめり几ならばセットされる０
同様に、Ｍ比う、チ３８はＦ／Ｆ３６がセットさ１しる
べきに’、７ｋ”３４及び３６の最後のちのでめり几な
らばリセットされる。ＮＯＲう、チ３８は入力信号Ａの
２つの先導端が入力信号Ｂの最後の先導端の後に生じた
時にはセットさｆＬ、入力信号Ｂの２つの先導端が入力
信号Ａの最後の先導端の後に生じ友時にはリセットされ
る。従って、ＮＯＲラッチ３８ニ入力信号Ａ及びＢのど
ちらかの万が周波数に於て高いということを指示する０
同様に、ＮＡＮＬ）ラッチ３２は入力信号Ａ及びＢのい
ずｒＬか−１が他方より位相的に進んでいるということ
を指示する。勿論、一旦Ｎ０）Ｇラッチ３８がセットさ
１シＩＬば、七ＩＬは入力信号Ａエフも高い周波数金有
する（及びその逆の場合）までリセットさＩＬない。
ＮＡＮＬ） ゲ−） ４０ 及びＮ（−１ゲ−ト４２を
有する出力デコーダはへＡＮＤ、７ツチ３２及びＮ（Ｊ
１４う、チ３８の出力全解読する。ＮＡＮＬ）う、チ３
２のＱ出力はＮＡへ１） ４０及びへＯＲゲート４２の
そＩＬぞＩＬの１つの入力に接続さｆＬ、 へＯ几う
ッチ３８のＱ出力にこＩＬらＮＡへＤ及びＮ（ＪＲゲー
トの七ＩＬぞＩＬの入力の他方に接続される。ＮＡＮＬ
）ゲート４０の出力はｐ形Ｍ０８ＦＥＴ４４のゲートに
接続される。
有する出力デコーダはへＡＮＤ、７ツチ３２及びＮ（Ｊ
１４う、チ３８の出力全解読する。ＮＡＮＬ）う、チ３
２のＱ出力はＮＡへ１） ４０及びへＯＲゲート４２の
そＩＬぞＩＬの１つの入力に接続さｆＬ、 へＯ几う
ッチ３８のＱ出力にこＩＬらＮＡへＤ及びＮ（ＪＲゲー
トの七ＩＬぞＩＬの入力の他方に接続される。ＮＡＮＬ
）ゲート４０の出力はｐ形Ｍ０８ＦＥＴ４４のゲートに
接続される。
こ１シニ一定の正の電圧ＶＣＣ及び接地電位間でｎ形Ｍ
０８ＦＥＴ４６ と直列に接続さＩしる。へＯＲゲート
４２の出力にｎ形 Ｍ０８ Ｆ Ｅ Ｔ ４５のゲートに接続される。ｐ形
ＭＵＳＦＥＴ４４ｔｒｉこの構成に於て、０又は負の電
圧がそのゲートに与えられるとオンになり、−７ｊｎ形
Ｍ（Ｊ８ＦＥ’Ｉ’４５ｉｊ正の電圧がそのゲートに与
えられるとオンになる。ＮＡＩ’ｌＬ）ゲート４０ハ通
常論理レベルｌの出力を発生し、ＮＡＮＬ）う、テ３２
のＱ出力並びにＮ（ｌラッチ３８のＱ出力が共に論理レ
ベルｌになる時だけ、論理レベル０の出力を発生する。
０８ＦＥＴ４６ と直列に接続さＩしる。へＯＲゲート
４２の出力にｎ形 Ｍ０８ Ｆ Ｅ Ｔ ４５のゲートに接続される。ｐ形
ＭＵＳＦＥＴ４４ｔｒｉこの構成に於て、０又は負の電
圧がそのゲートに与えられるとオンになり、−７ｊｎ形
Ｍ（Ｊ８ＦＥ’Ｉ’４５ｉｊ正の電圧がそのゲートに与
えられるとオンになる。ＮＡＩ’ｌＬ）ゲート４０ハ通
常論理レベルｌの出力を発生し、ＮＡＮＬ）う、テ３２
のＱ出力並びにＮ（ｌラッチ３８のＱ出力が共に論理レ
ベルｌになる時だけ、論理レベル０の出力を発生する。
従って、ｐ形Ｍ０８
ｋ”ｋ、’Ｌ’４４は入力信号Ａが入力信号Ｂエフも周
波数が高く、入力信号Ａの正の工ッジが生じるが入力信
号Ｂの正のエツジが生じなかった時に、オンになる。オ
ンになると、ｐ形Ｍ０８ＦＥＴ４４は出力端子２４に正
の電位を与え、こＩＬはＦＥＴ４４．４６の接続点に与
えられる。回路１２が第３図に示される工うなＰＬＬ回
路ｌＯの構成に於て接続される時に、この状態はＶＣＯ
１６の分周された出力周波数が基準周波数よりも小であ
るということを示すことになる。従って、比較回路１ｚ
ａＶＣＯ出力周波数金増大するｔめに、■００１６の入
力端子により正の電圧會与える。同様の態様で、Ｎ０１
％ゲート４２の出力は通常論理レベル０であり、ＮＡＮ
Ｉ）ラッチ３２のＱ出力及びＮＯＲう、チ３８のＱ出力
が論理レベルＯでるる時のみ論理レベル１まで上昇（１
６・０ｆ）状態は・入力信号８が入力信号Ｉ
人工Ｖ％１周波数に於て高くかつ信号Ｂの正のエツジが
生じるが、信号人の正のエツジは生じない時に（第２図
に示さ！しる期間Ｔ３の間）生じる。比較回路１２が第
３図に示ζＩＬるＰＬＬ回路１０に於て接続される時に
、この状態＃−ｊＶＣＯｘ６の分周出力周波数が基準周
波数よりも大である時に生しる。こｆＬ［ｊ ｖｎ形Ｍ
０８ＦＥＴ４６ｔ！オンになり、七ｆＬＫよって出力端
子２４ヲ接地電位に接続する。フィルタ１４内のコンデ
ンサはより低い電圧がＶＣＵ１６の周波数が低下し、そ
ｒＬｔｆｃよって分局されたＶＣ（７周波数が低下して
基準周波数と一致する。
波数が高く、入力信号Ａの正の工ッジが生じるが入力信
号Ｂの正のエツジが生じなかった時に、オンになる。オ
ンになると、ｐ形Ｍ０８ＦＥＴ４４は出力端子２４に正
の電位を与え、こＩＬはＦＥＴ４４．４６の接続点に与
えられる。回路１２が第３図に示される工うなＰＬＬ回
路ｌＯの構成に於て接続される時に、この状態はＶＣＯ
１６の分周された出力周波数が基準周波数よりも小であ
るということを示すことになる。従って、比較回路１ｚ
ａＶＣＯ出力周波数金増大するｔめに、■００１６の入
力端子により正の電圧會与える。同様の態様で、Ｎ０１
％ゲート４２の出力は通常論理レベル０であり、ＮＡＮ
Ｉ）ラッチ３２のＱ出力及びＮＯＲう、チ３８のＱ出力
が論理レベルＯでるる時のみ論理レベル１まで上昇（１
６・０ｆ）状態は・入力信号８が入力信号Ｉ
人工Ｖ％１周波数に於て高くかつ信号Ｂの正のエツジが
生じるが、信号人の正のエツジは生じない時に（第２図
に示さ！しる期間Ｔ３の間）生じる。比較回路１２が第
３図に示ζＩＬるＰＬＬ回路１０に於て接続される時に
、この状態＃−ｊＶＣＯｘ６の分周出力周波数が基準周
波数よりも大である時に生しる。こｆＬ［ｊ ｖｎ形Ｍ
０８ＦＥＴ４６ｔ！オンになり、七ｆＬＫよって出力端
子２４ヲ接地電位に接続する。フィルタ１４内のコンデ
ンサはより低い電圧がＶＣＵ１６の周波数が低下し、そ
ｒＬｔｆｃよって分局されたＶＣ（７周波数が低下して
基準周波数と一致する。
Ｍｕｓｉ’）；’ｒ４４．４６のオフ抵抗にはとんど無
限大でめる友めに、入力信号Ａ及びＢが同じ周波数及び
位相でるる時に出力端子２４汀開回路としてに’ＬＬ回
路ｌＯのフィルタ１４に表わＩＬる。仁ＩＬは望んだ結
果のものでるる。換言すＩＬば、出力デコーダは３状態
装置でめる。 １次に
示すのは出力デコーダの動作をまとめた表でおる。
限大でめる友めに、入力信号Ａ及びＢが同じ周波数及び
位相でるる時に出力端子２４汀開回路としてに’ＬＬ回
路ｌＯのフィルタ１４に表わＩＬる。仁ＩＬは望んだ結
果のものでるる。換言すＩＬば、出力デコーダは３状態
装置でめる。 １次に
示すのは出力デコーダの動作をまとめた表でおる。
（Ａ及びＨ［そＩＬぞ１しの信号の周波数を表わすン
比較回路を組込んだ本発明のＰＬＬ回路１０が第３図に
示さＩしている。回路１０ｆｌまたフィルタ１４、ＶＣ
ｏ １６及び分周器１８ ｉ有している。ｖｅｏ １６
は出方端子２０への出力信号を発生し、この周波数は入
力端子２２に与えられる制御電圧の振巾によって決定さ
Ｉしる。ＶＣＣ電圧（第１図の１／ がＶＣ（Ｊ １６
の入力２２に与えら１Ｌると、出力端子２０に生じたＶ
Ｃ（Ｊの出力周波数は比較的一定の中心周波数をとるよ
うになる。典型的には、もし入力端子２２に与えられる
制御電圧が増大すＩＬば出力２２に生じる信号の周波数
も増大し、同様に、もし入力端子２２に与えられる制御
電圧が減少子ＩＬば、ｖｃｏ １６の出力周波数は減少
する０この態様で、ＰＬＬ ＩＱによって生ぜしめらＩ
Ｌる出力周波数が制御される。
示さＩしている。回路１０ｆｌまたフィルタ１４、ＶＣ
ｏ １６及び分周器１８ ｉ有している。ｖｅｏ １６
は出方端子２０への出力信号を発生し、この周波数は入
力端子２２に与えられる制御電圧の振巾によって決定さ
Ｉしる。ＶＣＣ電圧（第１図の１／ がＶＣ（Ｊ １６
の入力２２に与えら１Ｌると、出力端子２０に生じたＶ
Ｃ（Ｊの出力周波数は比較的一定の中心周波数をとるよ
うになる。典型的には、もし入力端子２２に与えられる
制御電圧が増大すＩＬば出力２２に生じる信号の周波数
も増大し、同様に、もし入力端子２２に与えられる制御
電圧が減少子ＩＬば、ｖｃｏ １６の出力周波数は減少
する０この態様で、ＰＬＬ ＩＱによって生ぜしめらＩ
Ｌる出力周波数が制御される。
ＶＣ（Ｊ １６の出力端子２０は分周器１８に接続さＴ
Ｌ、こＩＬはＶＣＯの出力周波数全予定数、典型的には
整数で分周する。この周波数は回路１２が比較的低い周
波数の信号を比較することができる１５にする友めに分
周される（Ｖ（：（Ｊ１６が極めて低い周波数で作動す
るためでらる）０分周器１８扛ＶＣＯ１６の分周出力信
号を回路１２のＢ入力に与えら１しる。外部で発生され
た基準信号が回路１２０Ａ入力に与えらＩしる。
Ｌ、こＩＬはＶＣＯの出力周波数全予定数、典型的には
整数で分周する。この周波数は回路１２が比較的低い周
波数の信号を比較することができる１５にする友めに分
周される（Ｖ（：（Ｊ１６が極めて低い周波数で作動す
るためでらる）０分周器１８扛ＶＣＯ１６の分周出力信
号を回路１２のＢ入力に与えら１しる。外部で発生され
た基準信号が回路１２０Ａ入力に与えらＩしる。
この基準信号は往々（常時ではない）水晶発振器のよう
な安定な周波数源によって与えられる。比較回路には基
準信号の位相及び周波数とＶＣ（Ｊ １６の分局出力信
号の位相及び周波数とを比較し、出力端子２４に出力信
号を発生する。この信号はフィルタ１４によってＶ波さ
ｆＬ、安定なループ性能を達成するようにこの信号が積
分さ１シ、エラー信号ｅ （ｔ ） ｌ！２図）として
Ｖｃ（７１６の入力端子２２に与えらｆＬる。エラー信
号ｅ（ｔ）の振巾はｖｃｏ １６の分周出力信号に関し
て基準信号の位相及び周波数に於ける差に比例して変わ
る。回路１２の入力Ａに与えられる基準信号の周波数が
分局器１８ Ｋよって分局されるようなＶＣ（Ｊ１６の
出力の周波数に充分に近かり九時には、′Ｐ、ＬＬＩＯ
の閉ループ特性によ゛ジｖＣＯは基準信号入力と周波数
的にロックせしめる。即ちＢ入力周波数は基準信号周波
数と同一となる。ｖｃｏ １６の出力周波数が変わり友
ら、位相比較器１２ハ基準信号と分周器出力信号との間
の周波数及び位相の差金検出し、ＶＣＯ出力と基準信号
との間の周波数及び位相の差を減少する方向にｅ（をン
の振巾全変える。
な安定な周波数源によって与えられる。比較回路には基
準信号の位相及び周波数とＶＣ（Ｊ １６の分局出力信
号の位相及び周波数とを比較し、出力端子２４に出力信
号を発生する。この信号はフィルタ１４によってＶ波さ
ｆＬ、安定なループ性能を達成するようにこの信号が積
分さ１シ、エラー信号ｅ （ｔ ） ｌ！２図）として
Ｖｃ（７１６の入力端子２２に与えらｆＬる。エラー信
号ｅ（ｔ）の振巾はｖｃｏ １６の分周出力信号に関し
て基準信号の位相及び周波数に於ける差に比例して変わ
る。回路１２の入力Ａに与えられる基準信号の周波数が
分局器１８ Ｋよって分局されるようなＶＣ（Ｊ１６の
出力の周波数に充分に近かり九時には、′Ｐ、ＬＬＩＯ
の閉ループ特性によ゛ジｖＣＯは基準信号入力と周波数
的にロックせしめる。即ちＢ入力周波数は基準信号周波
数と同一となる。ｖｃｏ １６の出力周波数が変わり友
ら、位相比較器１２ハ基準信号と分周器出力信号との間
の周波数及び位相の差金検出し、ＶＣＯ出力と基準信号
との間の周波数及び位相の差を減少する方向にｅ（をン
の振巾全変える。
以上のことから明らかなように、論理アレイ回路への各
工、ジトリガード入力に他の入力に関し完全に独立して
いる。従りてこの回路は、入力信号内タイミングから完
全に独立でめる（遅延素子４８及び５０並びに遅延素子
５２及び５４によって与えら１しる遅延の皮め）。この
態様で、ｌ”／ｆ”３４及び３６の状態（従って、ｈｏ
ｋ＆う。
工、ジトリガード入力に他の入力に関し完全に独立して
いる。従りてこの回路は、入力信号内タイミングから完
全に独立でめる（遅延素子４８及び５０並びに遅延素子
５２及び５４によって与えら１しる遅延の皮め）。この
態様で、ｌ”／ｆ”３４及び３６の状態（従って、ｈｏ
ｋ＆う。
チ３８の状！りは直接入力ではな（、Ｆ／Ｆ２８及び３
０の状態に依存する。回路設計とタイミングは簡略化さ
ｒＬ、装置の変動及び／又はレイアウトによるエラーに
動作速ｆ’に犠牲にせずに最少にさＩしる。回路設計者
は種々の信号のスレ、ショルドΦレベルあるいに遅延全
考慮する必要はない（上述したように、遅延素子４８〜
５４によって与えられる遅延量？除いてン。従って、Ｐ
ＬＬ回路の多くの応用にとって好ましいゲートアレイ構
造（こＩＬは、例えば、０ＭＯ８，ＮＭＯ８，、＜（ボ
ー５等（ｒ）技術に於て構成さＩしてもよい）に於て見
い出される製造変動のはるかに大きな許容度となる他の
設計についての利点として、回路１ ２の出力での大きなエラーは防止せしめらＩＬる。例え
ば、るる理由の几め主Ｆ ／ Ｆ２８がエラー全作るな
らば（例えば、タイミング又はめる他の理由のため）、
ｉ”／Ｆ３４は同じ誤差音生じ、出力でのエラーを大き
なエラーにはしない（Ｎｕｌｌ）ラッチ３２の状態に出
力端子２４で発生されるべき出力に対し、ＮＯＲ，ｙツ
ナ３８の状態と一致しなけｒＬ’／ｉならないことに留
意）。勿論、主１”／Ｐ’ ３０及び従１”／ｌ” ３
６の動作に関しても同じことが言える。実際、従Ｆ ／
）’３４は追従する限５ ｉ”／ｌ” ２８の状態が
時折悪くなるならば、実際の問題とにならない。回路１
２の動作中に存在する工２−に次のクロ、クサイクルに
於て、あるいにそのわずが後に補正さｆＬ、十ＩＬによ
って出方に生じるエラーかく乱を最少にする０この結果
’ｖｃｏ １６の周波数は極めて正確に制御されるよう
になる。
０の状態に依存する。回路設計とタイミングは簡略化さ
ｒＬ、装置の変動及び／又はレイアウトによるエラーに
動作速ｆ’に犠牲にせずに最少にさＩしる。回路設計者
は種々の信号のスレ、ショルドΦレベルあるいに遅延全
考慮する必要はない（上述したように、遅延素子４８〜
５４によって与えられる遅延量？除いてン。従って、Ｐ
ＬＬ回路の多くの応用にとって好ましいゲートアレイ構
造（こＩＬは、例えば、０ＭＯ８，ＮＭＯ８，、＜（ボ
ー５等（ｒ）技術に於て構成さＩしてもよい）に於て見
い出される製造変動のはるかに大きな許容度となる他の
設計についての利点として、回路１ ２の出力での大きなエラーは防止せしめらＩＬる。例え
ば、るる理由の几め主Ｆ ／ Ｆ２８がエラー全作るな
らば（例えば、タイミング又はめる他の理由のため）、
ｉ”／Ｆ３４は同じ誤差音生じ、出力でのエラーを大き
なエラーにはしない（Ｎｕｌｌ）ラッチ３２の状態に出
力端子２４で発生されるべき出力に対し、ＮＯＲ，ｙツ
ナ３８の状態と一致しなけｒＬ’／ｉならないことに留
意）。勿論、主１”／Ｐ’ ３０及び従１”／ｌ” ３
６の動作に関しても同じことが言える。実際、従Ｆ ／
）’３４は追従する限５ ｉ”／ｌ” ２８の状態が
時折悪くなるならば、実際の問題とにならない。回路１
２の動作中に存在する工２−に次のクロ、クサイクルに
於て、あるいにそのわずが後に補正さｆＬ、十ＩＬによ
って出方に生じるエラーかく乱を最少にする０この結果
’ｖｃｏ １６の周波数は極めて正確に制御されるよう
になる。
比較回路１２が最初のｔ源投入時のラッチアップも防止
される。この発生ハ樺めて有害でろ９、前回路のう、チ
アツブを生じさせるだけではなく、過電源によるＭ （ｌＦＥＴ４４及び４６の破壊をも生じさせる。このラ
ッチアップ防止機能ＨＮＡＮＬ）ラッチ３２及びＮ（Ｊ
ｈう、チ３８によって与えら１しる。最初に電源を入１
しる時に、信号にＮＡＪＩＬ）ラッチ３２の百及びｉ入
力に又はＮ〇九ラッチ３８の８及びｂ入力に正確に同時
に与えられるということが考えらＩＬる。もしこＩＬが
生じＩＬば、ラッチのＱ及びＱは逆方向とはならない。
される。この発生ハ樺めて有害でろ９、前回路のう、チ
アツブを生じさせるだけではなく、過電源によるＭ （ｌＦＥＴ４４及び４６の破壊をも生じさせる。このラ
ッチアップ防止機能ＨＮＡＮＬ）ラッチ３２及びＮ（Ｊ
ｈう、チ３８によって与えら１しる。最初に電源を入１
しる時に、信号にＮＡＪＩＬ）ラッチ３２の百及びｉ入
力に又はＮ〇九ラッチ３８の８及びｂ入力に正確に同時
に与えられるということが考えらＩＬる。もしこＩＬが
生じＩＬば、ラッチのＱ及びＱは逆方向とはならない。
本発明によＩＬば、ＮＡＪＩＬ＞ラッチ３２の８及びに
入力が共に論理レベル０となるならば、ＮＡＮＬ）う、
チのＱ及びＱ出力は共に論理ｌとなる。
入力が共に論理レベル０となるならば、ＮＡＮＬ）う、
チのＱ及びＱ出力は共に論理ｌとなる。
勿論、こＩＬによりＪ”／Ｉ” ２ｇ及び３０がセット
するようになり、こＩＬにＮＡＮｉ）ラッチ３２の入力
に与えられる論理レベルＯ信号ｔ−キャンセルする。こ
の態様で、ＮＡＮＩ）ラッチ３２の見及びＱ出力が同じ
となるような安定状態にはならない。
するようになり、こＩＬにＮＡＮｉ）ラッチ３２の入力
に与えられる論理レベルＯ信号ｔ−キャンセルする。こ
の態様で、ＮＡＮＩ）ラッチ３２の見及びＱ出力が同じ
となるような安定状態にはならない。
以上により、図示さＩＬがつ説明さｆＬ７ｊ実施例の変
更として、異なった出力デコーダがＰＬ、Ｌ回路以外の
応用に使用さ１しる場合に比較回路１２に対して使用さ
１してもよい１ 例えば１．ある応用に於て、
１つの入力信号１ が他の入力信号よりも高い
周波数全音する時のみだけでなく１つの入力信号が他の
入力信号に対し位相的に遅Ｉしているかめるいは進んで
いる時を認識することが所望さＩしでもよい。本発明の
回路はゲートアレイ構造技術によって与えらＩＬ７１＋
特別な問題を解決するように設計されたものでめったが
、標準の位相比較器に対する代りのものとして多くの応
用に於ても有用であるｏｋ’／に’２８及び３０以上の
手段が負のパルスを生じさせるべく使用さＩしてもよい
。また、Ｄ形Ｉｉ”／Ｆが実施例で使用されたが、地形
式の）／Ｆ又は他の指示あるいはメモリ素子がその代り
に使用さＩＬうる。
更として、異なった出力デコーダがＰＬ、Ｌ回路以外の
応用に使用さ１しる場合に比較回路１２に対して使用さ
１してもよい１ 例えば１．ある応用に於て、
１つの入力信号１ が他の入力信号よりも高い
周波数全音する時のみだけでなく１つの入力信号が他の
入力信号に対し位相的に遅Ｉしているかめるいは進んで
いる時を認識することが所望さＩしでもよい。本発明の
回路はゲートアレイ構造技術によって与えらＩＬ７１＋
特別な問題を解決するように設計されたものでめったが
、標準の位相比較器に対する代りのものとして多くの応
用に於ても有用であるｏｋ’／に’２８及び３０以上の
手段が負のパルスを生じさせるべく使用さＩしてもよい
。また、Ｄ形Ｉｉ”／Ｆが実施例で使用されたが、地形
式の）／Ｆ又は他の指示あるいはメモリ素子がその代り
に使用さＩＬうる。
第１図は本発明に従りｔ比較回路の好適実施例の回路図
でるる 第２図は第１図に示された実施例の動作のタイミング図
である 第３図は第１図の比較回路を組込んだ ｌＰ
ＬＬ回路のブロック図でるる 図で、２８．３０ ｆｉｌ＞形フリップフロップ３２
はＮＡＮＩ）ラッチ、３４．３６はＤ形フリップフロッ
プ、３８はＮ〇九ラッチ、４０にＮＡＩ’Ｊ Ｌ）ゲー
ト、４２にＮ（７１−＆ゲート、４４．４６はＭ（ＪＪ
’ＥＴ、４８．５０．５２．５４はＮＡＮＩＩゲートを
示す。
でるる 第２図は第１図に示された実施例の動作のタイミング図
である 第３図は第１図の比較回路を組込んだ ｌＰ
ＬＬ回路のブロック図でるる 図で、２８．３０ ｆｉｌ＞形フリップフロップ３２
はＮＡＮＩ）ラッチ、３４．３６はＤ形フリップフロッ
プ、３８はＮ〇九ラッチ、４０にＮＡＩ’Ｊ Ｌ）ゲー
ト、４２にＮ（７１−＆ゲート、４４．４６はＭ（ＪＪ
’ＥＴ、４８．５０．５２．５４はＮＡＮＩＩゲートを
示す。
Claims (14)
- （１）第１の周期的入力信号の位相及び周波数と第２の
周期的入力信号の位相及び周波数とを比較するためのゲ
ートアレイとして構成可能なデジタル比較回路に於て、 （イ）第１の制御信号が存在する時を除き上記第１の入
力信号に応じてパルスを発生するための第１のパルス発
生手段と、 （ロ）第２の制御信号が存在する時を除き上記第２の入
力信号に応じてパルスを発生するための第２のパルス発
生手段と、 （ハ）上記第１及び第２のパルス発生手段によって発生
せしめられたパルスの位相タイミングに応じて、上記第
２のパルス発生手段が最後にパスルを発生した後に上記
第１のパルス発生手段がパルスを発生した時に上記第１
の制御信号を発生しかつ上記第１のパルス発生手段が最
後にパルスを発生した後に上記第２のパルス発生手段が
パルスを発生する時に上記第１の制御信号に関し相互に
排他的である上記第２の制御信号を発生する第１の主指
示手段と、 （ニ）上記第１の入力信号を遅延させるための第１のゲ
ート遅延手段と、 （ホ）上記第２の入力信号を遅延させるための第２のゲ
ート遅延手段と、 （ヘ）上記第１のパルス発生手段がパルスを発生するま
で遅延された上記第１の入力信号に応じて、上記第１の
パルス発生手段が上記第１の入力信号に応じパルスを発
生しない時に上記遅延された第１の入力信号に応じ出力
を発生するための第１の従指示手段と、 （ト）上記第２のパルス発生手段がパルスを発生するま
で遅延された上記第２の入力信号に応じて、上記第２の
パルス発生手段が上記第２の入力信号に応じパルスを発
生しない時に上記遅延された第２の入力信号に応じて出
力を発生するための第２の主指示手段と、 （チ）上記第１の従及び上記第２の主指示手段の出力に
応じて、上記第２の主指示手段の出力が与えられるまで
上記第１の従指示手段の出力が与えられる時に第３の制
御信号を発生するための第２の従指示手段と、 （リ）上記第１及び第３の制御信号に応じて、上記第１
及び第３の制御信号が同時に生ぜしめられる時に第１の
電圧レベルを発生しかつ上記第１及び第３の制御信号が
同時には発生せしめられない時に上記第１の電圧レベル
とは異なった第２の電圧レベルを発生するための出力解
読手段と、 よりなることを特徴とする上記デジタル比較回路 - （２）特許請求の範囲第１項記載のデジタル比較回路に
於て、上記出力解読手段は上記第１か第２の電圧レベル
のいずれかを発生していない時に開回路として働くこと
を特徴とする上記デジタル比較回路 - （３）特許請求の範囲第１項記載のデジタル比較回路に
於て、上記第１の主指示手段はＮＡＮＤラッチでまた上
記第２の従指示手段はＮＯＲラッチでなることを特徴と
する上記デジタル比較回路 - （４）特許請求の範囲第１項記載のデジタル比較回路に
於て、上記第２の遅延手段は上記第２のパルス発生手段
の信号時間を越える予定の時間期間だけ上記第２の入力
信号を遅延するようになったことを特徴とする上記デジ
タル比較回路 - （５）特許請求の範囲第１項記載のデジタル比較回路に
於て、上記第１の遅延手段は上記第１のパルス発生手段
の信号時間を越える予定の時間期間だけ上記第１の信号
を遅延するようになったことを特徴とする上記デジタル
比較回路 - （６）特許請求の範囲第５項記載のデジタル比較回路に
於て、上記第２の遅延手段は上記第２のパルス発生手段
の信号時間を越える予定の時間期間だけ上記第２の入力
信号を遅延するようになったことを特徴とする上記デジ
タル比較回路 - （７）基準信号の周波数によって決定される予定周波数
を有する周期的出力信号を生じさせるためのフェーズロ
ックループ回路に於て、制御信号に応じて変わる周波数
を有まる出力信号を発生するための発振手段と、上記出
力信号及び上記基準信号に応じこの出力信号の位相及び
周波数とこの基準信号の位相及び周波数との間の差を表
わす上記制御信号を発生するためのゲートアレイとして
構成可能な比較回路とよりなり、この比較回路は、 （イ）上記基準信号と上記出力信号のどちらが最後に予
定の角位置を通過したかを指示するための主指示手段と
、 （ロ）上記出力信号及び上記基準信号を遅延するための
手段と、 （ハ）上記第１の指示手段の指示と上記遅延された基準
及び出力信号に応じて、上記基準及び出力信号の一方が
上記予定の角位置を通過してから上記基準及び出力信号
の他方が上記予定の角位置を２度通過したかどうかを指
示するための従指示手段と、 （ニ）上記第１及び第２の指示手段の指示に応じて、上
記出力信号が上記予定の角位置を通過してから上記基準
信号が上記予定の角位置を２度通過しかつ上記予定の角
位置を通過する上記基準及び出力信号のうち最後のもの
であったならば第１の制御信号を発生し、かつ上記基準
信号が上記予定の角位置を通過してから上記出力信号が
上記予定の角位置を２度通過しかつ上記予定の角位置を
通過する上記基準及び出力信号の最後のものであったな
らば上記第１の制御信号とは異なった第２の制御信号を
発生するための出力解読手段と、 からなることを特徴とする上記フェーズロックループ回
路 - （８）特許請求の範囲第７項記載のフェーズロックルー
プ回路に於て、上記出力解読手段は上記第１か上記第２
の制御信号のいずれかを発生していない時に開回路とし
て働くことを特徴とするフェーズロックループ回路 - （９）基準信号の周波数によって決定される予定周波数
を有する周期的出力信号を生じさせるためのフェーズロ
ックループ回路に於て、制御のレベルに応じて変わる周
波数を有する出力信号を発生するための電圧制御発振器
手段と、上記出力信号及び上記基準信号に応じこの出力
信号の位相及び周波数とこの基準信号の位相及び周波数
との間の差によって決定されるレベルを有する上記制御
電圧を発生するためのゲートアレイとして構成可能な比
較回路とよりなり、この比較回路は、 （イ）上記基準信号と上記出力信号のどちらが最後に予
定の角位置を通過したかを指示するためのＮＡＮＤラッ
チを有する主指示手段と、 （ロ）上記第１の指示手段の指示と上記遅延基準及び出
力信号に応じて、上記基準及び出力信号の一方が上記予
定の角位置を通過してから上記基準及び出力信号の他方
が上記予定の角位置を２度通過したかどうかを指示する
ためのＮＯＲラッチを有する従指示手段と、 （ハ）上記第１及び第２の指示手段の指示に応じて、上
記出力信号が上記予定の角位置を通過してから上記基準
信号が上記予定の角位置を２度通過しかつ上記予定の角
位置を通過する上記基準及び出力信号のうちの最後のも
のであったならば第１の制御電圧レベルを発生し、かつ
上記基準信号が上記予定の角位置を通過してから上記出
力信号が上記予定の角位置を２度通過しかつ上記予定の
角位置を通過する上記基準及び出力信号の最後のもので
あったならば上記第１の制御電圧レベルとは異なった第
２の制御信号を発生するための出力解読手段と、 からなることを特徴とする上記フェーズロックループ回
路 - （１０）特許請求の範囲第９項記載のフェーズロックル
ープ回路に於て、上記主指示手段は第１の制御信号が存
在する時以外上記基準信号に応じて予定の出力を発生す
るための第１の主フリップフロップ手段と、第２の制御
信号が存在する時以外上記出力信号に応じて予定の出力
を発生するための第２の主フリップフロップ手段とを更
に有しており、上記ＮＡＮＤラッチは上記第１及び第２
の主フリップフロップ手段の予定の出力に応じて、上記
第２の主フリップフロップ手段が予定の出力を発生して
から上記第１の主フリップフロップ手段が予定の出力を
発生する時に上記第１の制御信号を発生しかつ上記第１
の主フリップフロップ手段が予定の出力を発生した後に
上記第２の主フリップフロップ手段が予定の出力を発生
する時に上記第２の制御信号を発生し、上記従指示手段
は上記基準及び出力信号を遅延するための手段と、上記
第１の主フリップフロップ手段の予定の出力と上記遅延
された基準信号との同時の生起に応じて予定の状態をと
る第１の従フリップフロップ手段と、上記第２の主フリ
ップフロップ手段の予定の出力と上記遅延された出力信
号との同時の生却に応じて予定の状態をとる第２の従フ
リップフロップ手段とを更に有しており、上記ＮＯＲラ
ッチは上記第１及び第２の従フリップフロップ手段の状
態に応じかつ上記第１及び第２の従フリップフロップ手
段のどれが最後に上記予定の状態をとったかを指示する
ことを特徴とする上記フェーズロックループ回路 - （１１）第１及び第２の周期的入力信号を比較するため
のゲートアレイとして構成可能な比較回路に於て、 （イ）上記第１及び第２の入力信号のどちらが最後に予
定の角位置を通過したかを指示するための主指示手段と
、 （ロ）上記第１及び第２の入力信号を遅延するための手
段と、 （ハ）上記第１の指示手段の指示と上記遅延手段の出力
に応じて、上記入力信号の一方が上記予定の角位置を通
過してから上記入力信号の他方が上記予定の角位置を２
度通過したかどうかを指示するための従指示手段と、 （ニ）上記主及び従の指示手段の指示に応じて、上記入
力信号の一方が上記予定の角位置を通過してから上記入
力信号の他方が上記予定の角位置を２度通過しかつ上記
予定の角位置を通過する上記入力信号のうちの最後のも
のであったかどうかを指示するための出力解読手段とか
らなることを特徴とする上記比較回路 - （１２）特許請求の範囲第１１項記載の比較回路に於て
、上記主及び従指示手段はそれぞれ第１及び第２のメモ
リ手段であることを特徴とする上記比較回路 - （１３）特許請求の範囲第１２項記載の比較回路に於て
、上記第１のメモリ手段はＮＡＮＤラッチを有し、かつ
上記第２のメモリ手段はＮＯＲラッチを有することを特
徴とする上記比較回路 - （１４）特許請求の範囲第１１項記載の比較回路に於て
、上記主指示手段は第１の制御信号が存在する時以外上
記第１の入力信号に応じて予定の出力を発生するための
第１の主ゲートフリップフロップ手段と第２の制御信号
が存在する時以外上記第２の入力信号に応じて予定の出
力を発生するための第２の主ゲートフリップフロップ手
段とを更に有しており、上記ＮＡＮＤラッチは上記第１
及び第２の主フリップフロップ手段の出力に応じて、上
記第１の主フリップフロップ手段が予定の出力を最後に
発生する時に上記第１の制御信号を発生しかつ上記第２
の主フリップフロップ手段が予定の出力を最後に発生す
る時に上記第２の制御信号を発生し、上記従指示手段は
上記第１及び第２の入力信号を遅延するための手段と、
上記第１の主フリップフロップ手段の予定の出力と上記
遅延された第１の入力信号との同時の生起に応じて予定
の状態をとる第１の従ゲートフリップフロップ手段と、
上記第２の主フリップフロップ手段の予定の出力と上記
遅延された第２の入力信号との同時の生起に応じて予定
の状態をとる第２の従フリップフロップ手段と上記第１
及び第２の従フリップフロップ手段のどれが最後にそれ
ぞれの上記予定の状態をとったかを指示するためのＮＯ
Ｒラッチ手段とを有することを特徴とする上記比較回路
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US667677 | 1984-11-02 | ||
| US06/667,677 US4594563A (en) | 1984-11-02 | 1984-11-02 | Signal comparison circuit and phase-locked-loop using same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61111017A true JPS61111017A (ja) | 1986-05-29 |
Family
ID=24679177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242592A Pending JPS61111017A (ja) | 1984-11-02 | 1985-10-29 | デジタル比較回路及びそれを使用するフエーズロツクループ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4594563A (ja) |
| EP (1) | EP0180342A3 (ja) |
| JP (1) | JPS61111017A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656431A (en) * | 1986-03-06 | 1987-04-07 | Motorola, Inc. | Digital frequency discriminator |
| US4804928A (en) * | 1987-05-12 | 1989-02-14 | Texas Instruments Incorporated | Phase-frequency compare circuit for phase lock loop |
| US4845685A (en) * | 1987-07-17 | 1989-07-04 | Unisys Corporation | Digital phase-locked loop |
| US4801894A (en) * | 1987-10-23 | 1989-01-31 | Hewlett-Packard Company | Frequency detector for frequency locked loop |
| US4833425A (en) * | 1988-03-25 | 1989-05-23 | International Business Machines Corporation | Analog macro embedded in a digital gate array |
| US4959617A (en) * | 1989-05-30 | 1990-09-25 | Motorola, Inc. | Dual state phase detector having frequency steering capability |
| JP2515200B2 (ja) * | 1991-12-16 | 1996-07-10 | スタンレー電気株式会社 | 車両用光波測距装置 |
| FR2688956B1 (fr) * | 1992-03-17 | 1997-02-21 | Sgs Thomson Microelectronics Sa | Comparateur de phase/frequence |
| KR100229405B1 (ko) * | 1992-06-25 | 1999-11-01 | 고오사이 아끼오 | 제올라이트성형체의 강도향상방법 |
| US5559842A (en) * | 1994-03-30 | 1996-09-24 | Lucent Technologies Inc. | Network-controlled reference frequency generator |
| CN1068473C (zh) * | 1994-04-07 | 2001-07-11 | Rca.汤姆森许可公司 | 锁相环的鉴相器 |
| JPH08139595A (ja) * | 1994-11-11 | 1996-05-31 | Mitsubishi Electric Corp | 位相比較回路 |
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- 1985-10-29 JP JP60242592A patent/JPS61111017A/ja active Pending
Also Published As
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|---|---|
| EP0180342A3 (en) | 1988-05-04 |
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| EP0180342A2 (en) | 1986-05-07 |
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