JPS611121A - 符号変換回路 - Google Patents
符号変換回路Info
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- JPS611121A JPS611121A JP59120847A JP12084784A JPS611121A JP S611121 A JPS611121 A JP S611121A JP 59120847 A JP59120847 A JP 59120847A JP 12084784 A JP12084784 A JP 12084784A JP S611121 A JPS611121 A JP S611121A
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- circuit
- wired
- connection
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- emitter follower
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、符号変換回路に関し、特に、並列型高速ＡＤ
変換器Ｃ以下ＡＤＣと略称）の符号化回路として使用す
るのに適したものである。
変換器Ｃ以下ＡＤＣと略称）の符号化回路として使用す
るのに適したものである。
一般に、並列型ＡＤＣは、第６図に示すように、ｎを出
力ビツト数とすれば、（２”−１） レベルに分圧さ
れた参照電圧Ｖ１のそれぞれとアナログ入力電圧■ＩＮ
を比較する（２”−１）個の比較器１と、これらの比較
器の出カバターンを２進符号に変換する符号変換回路２
からなる。これらの比較器の出力は、参照電圧Ｖ、が入
力電圧ＶｒＮより低いところではすべて高電位Ｃ以下１
１ Ｈ＃と表示）となり、その逆のところではすべて低
電位（以下ＩＩ Ｌ ＩＴと表示）となる。隣接するレ
ベルの参照電圧を受ける１対の比較器の出力は、符号化
回路２において排他的ＯＲ回路２ａによシ一致性が検査
される。したがって、一連の比較器１の出力がｔｔ Ｌ
ｎから“′Ｈ”に変わる位置に対応する排他的ＯＲ回
路２ａのみが″Ｈ′″出力を生じ、他はすべて゛′Ｌ″
出力を生じる。すなわち、このｔｌ Ｈ３１出力全発生
する排他的ＯＲ回路は、入力電圧Ｖ Ｉ Ｈのレベルに
対応する。この“′Ｈ″出力は、そのレベルを表わす２
進符号の各ＩＩ ＩＩＩビット位置に対応するＯＲ回路
２ｂに供給される。
力ビツト数とすれば、（２”−１） レベルに分圧さ
れた参照電圧Ｖ１のそれぞれとアナログ入力電圧■ＩＮ
を比較する（２”−１）個の比較器１と、これらの比較
器の出カバターンを２進符号に変換する符号変換回路２
からなる。これらの比較器の出力は、参照電圧Ｖ、が入
力電圧ＶｒＮより低いところではすべて高電位Ｃ以下１
１ Ｈ＃と表示）となり、その逆のところではすべて低
電位（以下ＩＩ Ｌ ＩＴと表示）となる。隣接するレ
ベルの参照電圧を受ける１対の比較器の出力は、符号化
回路２において排他的ＯＲ回路２ａによシ一致性が検査
される。したがって、一連の比較器１の出力がｔｔ Ｌ
ｎから“′Ｈ”に変わる位置に対応する排他的ＯＲ回
路２ａのみが″Ｈ′″出力を生じ、他はすべて゛′Ｌ″
出力を生じる。すなわち、このｔｌ Ｈ３１出力全発生
する排他的ＯＲ回路は、入力電圧Ｖ Ｉ Ｈのレベルに
対応する。この“′Ｈ″出力は、そのレベルを表わす２
進符号の各ＩＩ ＩＩＩビット位置に対応するＯＲ回路
２ｂに供給される。
前記の排他的ＯＲ回路２ａとＯＲ回路２ｂの部分として
、第５図のように、排他的ＯＲ回路の出力を差動型スイ
ッチング回路のコレクタから得るとともに、その出力を
エミッタフォロアに与え、それぞれの排他的ＯＲ，回路
の出力を受けるエミッタフォロアのエミッタを相互接続
してワイヤドＯＲ構成にする構造は、回路構成が極めて
簡単なために、広く採用されている。ところが、この構
造では、終段における寄生容量が問題となる。例えば、
出力が８ビツトであるとすれば、１本の出力ビツト線２
１に並列に接続されるトランジスタＱ３の数は、２７−
１２８ 個に達する。したがって、エミッタフォロアを
構成するトランジスタＱ３のエミッターベース容量、ベ
ース−コレクタ容量、トランジスタＱ２のコレクター基
板容量などの合成寄生容量の１２８回路分が、出力ピン
ト線２１にまつわることになる。１回路分の合成寄生容
量を０，１〜０．２ｐＦとすると、出力ビツト線２１に
まつわる全寄生容量Ｃｅｑは１０〜２０ｐＦにモ＆る。
、第５図のように、排他的ＯＲ回路の出力を差動型スイ
ッチング回路のコレクタから得るとともに、その出力を
エミッタフォロアに与え、それぞれの排他的ＯＲ，回路
の出力を受けるエミッタフォロアのエミッタを相互接続
してワイヤドＯＲ構成にする構造は、回路構成が極めて
簡単なために、広く採用されている。ところが、この構
造では、終段における寄生容量が問題となる。例えば、
出力が８ビツトであるとすれば、１本の出力ビツト線２
１に並列に接続されるトランジスタＱ３の数は、２７−
１２８ 個に達する。したがって、エミッタフォロアを
構成するトランジスタＱ３のエミッターベース容量、ベ
ース−コレクタ容量、トランジスタＱ２のコレクター基
板容量などの合成寄生容量の１２８回路分が、出力ピン
ト線２１にまつわることになる。１回路分の合成寄生容
量を０，１〜０．２ｐＦとすると、出力ビツト線２１に
まつわる全寄生容量Ｃｅｑは１０〜２０ｐＦにモ＆る。
一方、エミッタフォロアの負荷抵抗ＢＥば、消費電力や
前段回路の駆動能力などとの関係で、あまり小さくする
ことができず、トランジスタＱ３に流す電流を１’ｍＡ
とし、■ｃｃ−■ＥＥ電圧を５Ｖとすると、数にΩとな
る。これを仮りに５にΩとすれば、これと前記Ｃａ ｑ
との時定数τは５０〜１００１］ｓとなり、これがＡ−
Ｄ Ｃ全体の速度を制限する大きな要因となって、比較
器１、排他的ＯＲ回路２ａその他の回路の高速化にいか
に努めても、ＡＤＣ全体としての速度は、ＦｌｈｆＪＪ
ｚ〜十数ＭＨ２が限度となってしまう。
前段回路の駆動能力などとの関係で、あまり小さくする
ことができず、トランジスタＱ３に流す電流を１’ｍＡ
とし、■ｃｃ−■ＥＥ電圧を５Ｖとすると、数にΩとな
る。これを仮りに５にΩとすれば、これと前記Ｃａ ｑ
との時定数τは５０〜１００１］ｓとなり、これがＡ−
Ｄ Ｃ全体の速度を制限する大きな要因となって、比較
器１、排他的ＯＲ回路２ａその他の回路の高速化にいか
に努めても、ＡＤＣ全体としての速度は、ＦｌｈｆＪＪ
ｚ〜十数ＭＨ２が限度となってしまう。
本発明の目的は、並列型高速ＡＤＣに使用するのに適し
た、動作速度の早い符号変換回路を提供するにある。
た、動作速度の早い符号変換回路を提供するにある。
本発明の特徴は、エミッタフォロア段において従来のよ
うに直接全体のワイヤドＯＲをとらず、それらのトラン
ジスタ紫いくつかの群に分けて、各群ごとにそれに属す
るトランジスタのエミッタを一旦相互接続し、その相互
接続点を分離手段（差動型スイッチング回路とそれに続
くエミッタフォロア、エミッタフォロア、ダイオード等
）を介して共通のビット出力端子に接続する点にある。
うに直接全体のワイヤドＯＲをとらず、それらのトラン
ジスタ紫いくつかの群に分けて、各群ごとにそれに属す
るトランジスタのエミッタを一旦相互接続し、その相互
接続点を分離手段（差動型スイッチング回路とそれに続
くエミッタフォロア、エミッタフォロア、ダイオード等
）を介して共通のビット出力端子に接続する点にある。
この構成により、゛前記寄生容量は分散されて、実効時
定数が大幅に減少し、したがって、動作速度が著しく向
上する。
定数が大幅に減少し、したがって、動作速度が著しく向
上する。
第１図は、本発明の第１の実施例を、１本の出力ピント
線２１について示したものである。ブロック１２は、第
６図における比較器１及び排他的ＯＲ回路２ａからなる
部分に相当する。エミッタフォロア段の多数のトランジ
スタＱ３は、適当な数の群に分割されて、各群ごとにワ
イヤドＯＲ接続が施される。各群のワイヤド０凡出カ２
２は、それぞれ分離手段３を介して再度ＯＲ結合される
。
線２１について示したものである。ブロック１２は、第
６図における比較器１及び排他的ＯＲ回路２ａからなる
部分に相当する。エミッタフォロア段の多数のトランジ
スタＱ３は、適当な数の群に分割されて、各群ごとにワ
イヤドＯＲ接続が施される。各群のワイヤド０凡出カ２
２は、それぞれ分離手段３を介して再度ＯＲ結合される
。
本実施例では、分離手段３は、差動型スイッチング回路
３ａとその非反転出力を受けるエミッタフォロア３ｂよ
シなシ、これらのエミッタフォロアの出力が再びワイヤ
ドＯＲ，接続される。
３ａとその非反転出力を受けるエミッタフォロア３ｂよ
シなシ、これらのエミッタフォロアの出力が再びワイヤ
ドＯＲ，接続される。
諸トランジスタＱ３をＮ群に分ければ、点Ｐにおける全
寄生容量も、全体をワイヤドＯＲ接続した場合の１／Ｎ
になシ、その時定数もまた１／Ｈになる。例えば、前述
した８ビツト出力のＡＤＣにおいてＮ＝４とすれば、Ｐ
点における時定数は１２〜２５ｎ ｓとなり、従来の場
合より３８〜７５ ｎ Ｓも減少する。そして、分離手
段３における差動型スイッチング回路３ａは非飽和型で
あるから、その動作速度は充分早く、また、終段のワイ
ヤドＯＲ接続は、接続されるトランジスタの数がＮ個で
あるから、その時定数は、トランジスタＱ３の総数をＴ
とすれば、全体をワイヤドＯＲ接続した場合のＮ／Ｔで
ある。前述の、８ビツト出力でＮ＝４とした場合には、
それは１．５〜３ｎｓにすぎない。したがって、分離手
段自体の遅延時間を含めても、分離手段３以降の全遅延
時間は容も 鷲に１ｏｎｓ以下に抑えることができ、回路全体の速度
向上には顕著なものがある。
寄生容量も、全体をワイヤドＯＲ接続した場合の１／Ｎ
になシ、その時定数もまた１／Ｈになる。例えば、前述
した８ビツト出力のＡＤＣにおいてＮ＝４とすれば、Ｐ
点における時定数は１２〜２５ｎ ｓとなり、従来の場
合より３８〜７５ ｎ Ｓも減少する。そして、分離手
段３における差動型スイッチング回路３ａは非飽和型で
あるから、その動作速度は充分早く、また、終段のワイ
ヤドＯＲ接続は、接続されるトランジスタの数がＮ個で
あるから、その時定数は、トランジスタＱ３の総数をＴ
とすれば、全体をワイヤドＯＲ接続した場合のＮ／Ｔで
ある。前述の、８ビツト出力でＮ＝４とした場合には、
それは１．５〜３ｎｓにすぎない。したがって、分離手
段自体の遅延時間を含めても、分離手段３以降の全遅延
時間は容も 鷲に１ｏｎｓ以下に抑えることができ、回路全体の速度
向上には顕著なものがある。
第２図は、本発明の第２の実施例を、第１図と同じ部分
について示したものである。この実施例では、分離手段
３は１段のエミッタフォロアであム寄生容量による遅延
を減少させる効果は、第１図の場合と実質上同じである
。ただ、この構成では、出力ビツト線２１の出力レベル
は、第１図の場合（本来のＥ Ｃ’Ｌレベル）よシモト
ランジスタのベース−エミッタ間電圧だけ低くなる。し
かし、■Ｃ化ＡＤＣでは、■Ｃ内にラッチ等の出カバソ
ファを設けて、そこからディジタル出力を取出すのが普
通であり、この出カバソファにおいてレベルシフトが行
えるから、前記レベルの低下は、実用上特に問題にはな
らない。
について示したものである。この実施例では、分離手段
３は１段のエミッタフォロアであム寄生容量による遅延
を減少させる効果は、第１図の場合と実質上同じである
。ただ、この構成では、出力ビツト線２１の出力レベル
は、第１図の場合（本来のＥ Ｃ’Ｌレベル）よシモト
ランジスタのベース−エミッタ間電圧だけ低くなる。し
かし、■Ｃ化ＡＤＣでは、■Ｃ内にラッチ等の出カバソ
ファを設けて、そこからディジタル出力を取出すのが普
通であり、この出カバソファにおいてレベルシフトが行
えるから、前記レベルの低下は、実用上特に問題にはな
らない。
第３図は、本発明の第３の実施例を、第１図と同じ部分
について示しだものである。本実施例では、分離手段３
としてダイオードＤを用い、前段の各群のワイヤドＯＲ
出力を、ｊ須方向ダイオードＤを通して共通負荷Ｒａｏ
に接続する。前段のある群のワイヤドＯＲ出力が′Ｈ″
になると、それに接続されたダイオードＤのみが導通し
、他のダイオードＤは逆バイアスを受けて非導通となる
。
について示しだものである。本実施例では、分離手段３
としてダイオードＤを用い、前段の各群のワイヤドＯＲ
出力を、ｊ須方向ダイオードＤを通して共通負荷Ｒａｏ
に接続する。前段のある群のワイヤドＯＲ出力が′Ｈ″
になると、それに接続されたダイオードＤのみが導通し
、他のダイオードＤは逆バイアスを受けて非導通となる
。
この状態において出力ビツト線２１にまつわる寄生容量
の等価回路は、第４図のようになる。同図において、Ｃ
６はトランジスタＱ３の各群における合成寄生容量でお
９、Ｃｏは逆バイアス状態におけるダイオードＤの容量
である。ワイヤドＯＲ出力がＨ″になったトランジスタ
Ｑ３の群のＣｓは、それに接続されたダイオードＤが導
通するから、直接に出力ビツト線２１に接続される。
の等価回路は、第４図のようになる。同図において、Ｃ
６はトランジスタＱ３の各群における合成寄生容量でお
９、Ｃｏは逆バイアス状態におけるダイオードＤの容量
である。ワイヤドＯＲ出力がＨ″になったトランジスタ
Ｑ３の群のＣｓは、それに接続されたダイオードＤが導
通するから、直接に出力ビツト線２１に接続される。
しかし、他のトランジスタ９３群については、それに接
続されたダイオードＤが非導通であるから、出力ビツト
線２１に対して、ＣＤとＣｓが直列に接続されたことに
なる。Ｎの値が比較的小さければＣ８＞ｃｄであるから
、ＣＤとＣｓの合成容量はほとんどＣＤに等しく、シた
がって、出力ビツト線２１の全寄生容量は、はぼＣｓ＋
（Ｎ ｉ）ｃ。
続されたダイオードＤが非導通であるから、出力ビツト
線２１に対して、ＣＤとＣｓが直列に接続されたことに
なる。Ｎの値が比較的小さければＣ８＞ｃｄであるから
、ＣＤとＣｓの合成容量はほとんどＣＤに等しく、シた
がって、出力ビツト線２１の全寄生容量は、はぼＣｓ＋
（Ｎ ｉ）ｃ。
となる。ダイオードＤがなければ、この全寄生容量はＮ
Ｃｓであるから、それと比較すれば、ダイオードＤの挿
入により、寄生容量が大幅に減少し、したがって、符号
化回路としての速度が著しく向上したことになる。なお
、この実施例でも、出力ビットのレベルはＥＣＬレベル
よりもダイオードＤの順方向電圧だけ低下するが、第２
実施例について説明したのと同じ理由によシ、特に問題
にはならない。
Ｃｓであるから、それと比較すれば、ダイオードＤの挿
入により、寄生容量が大幅に減少し、したがって、符号
化回路としての速度が著しく向上したことになる。なお
、この実施例でも、出力ビットのレベルはＥＣＬレベル
よりもダイオードＤの順方向電圧だけ低下するが、第２
実施例について説明したのと同じ理由によシ、特に問題
にはならない。
本発明によれば、僅かな素子を付加するだけで、ワイヤ
ドＯＲ段における遅延時間が大幅に短縮されて、符号化
回路の速度が著しく向上する。この高速化は、特に、並
列型Ａ Ｄ Ｃにおいて重要である。元来、並列型ＡＤ
Ｃは、比較器１を多数並列に設けるなど、敢えて大量の
ハードウェアを投入して高速化を達成しようとするもの
であるから、符号化論理段の速度がＡＤＣ全体の速度を
制限する主要因となるのは、不本意というべく、この制
限を実質上除いた本発明の意義は太きい。
ドＯＲ段における遅延時間が大幅に短縮されて、符号化
回路の速度が著しく向上する。この高速化は、特に、並
列型Ａ Ｄ Ｃにおいて重要である。元来、並列型ＡＤ
Ｃは、比較器１を多数並列に設けるなど、敢えて大量の
ハードウェアを投入して高速化を達成しようとするもの
であるから、符号化論理段の速度がＡＤＣ全体の速度を
制限する主要因となるのは、不本意というべく、この制
限を実質上除いた本発明の意義は太きい。
第１図ないし第３図はそれぞれ本発明の第１ないし第３
の実施例の要部の回路図、第４図は第３図の回路におけ
る寄生容量の等価回路図、第５図は従来の符号変換回路
におけるワイヤドＯＲ回路図、第６図は並列型Ａ Ｄ
’Ｃの論理回路図である。 １・・・比較器、２ａ・・・排他的ＯＲ，回路、２ｂ・
・・ＯＲ回路、１２・・・比較器１及び排他的ＯＲ回路
２ｂとからなる部分、３・・・バッファ手段、２１・・
・出力ビツト線。
の実施例の要部の回路図、第４図は第３図の回路におけ
る寄生容量の等価回路図、第５図は従来の符号変換回路
におけるワイヤドＯＲ回路図、第６図は並列型Ａ Ｄ
’Ｃの論理回路図である。 １・・・比較器、２ａ・・・排他的ＯＲ，回路、２ｂ・
・・ＯＲ回路、１２・・・比較器１及び排他的ＯＲ回路
２ｂとからなる部分、３・・・バッファ手段、２１・・
・出力ビツト線。
Claims (1)
- 【特許請求の範囲】 １、複数のトランジスタのエミッタ出力のＯＲ結合とし
て各ビット出力を発生する符号変換回路において、前記
複数のトランジスタを群分けして各群ごとにそれに属す
るトランジスタのエミッタを相互接続する接続手段と、
前記相互接続の接続点をそれぞれ分離手段を介して共通
のビット出力端子に接続する回路手段とを備えたことを
特徴とする符号変換回路。 ２、特許請求の範囲１において、その分離手段が差動型
スイッチング回路及びその非反転出力を受けるエミッタ
フォロアであることを特徴とする符号変換回路。 ３、特許請求の範囲１において、その分離手段がエミッ
タフォロアであることを特徴とする符号変換回路。 ４、特許請求の範囲１において、その分離手段がダイオ
ードであることを特徴とする符号変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120847A JPS611121A (ja) | 1984-06-14 | 1984-06-14 | 符号変換回路 |
| US07/185,264 US4851845A (en) | 1984-06-14 | 1988-04-18 | Encoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120847A JPS611121A (ja) | 1984-06-14 | 1984-06-14 | 符号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS611121A true JPS611121A (ja) | 1986-01-07 |
Family
ID=14796421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59120847A Pending JPS611121A (ja) | 1984-06-14 | 1984-06-14 | 符号変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4851845A (ja) |
| JP (1) | JPS611121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342207U (ja) * | 1989-08-31 | 1991-04-22 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4940980A (en) * | 1989-05-05 | 1990-07-10 | Analog Devices, Inc. | Input stage for flash A/D converter |
| US5151700A (en) * | 1989-08-04 | 1992-09-29 | Matsushita Electric Industrial Co., Ltd. | Serial-parallel type a/d converter |
| US5099239A (en) * | 1989-09-21 | 1992-03-24 | Xerox Corporation | Multi-channel analogue to digital convertor |
| US5138318A (en) * | 1989-10-16 | 1992-08-11 | Matsushita Electric Industrial Co., Ltd. | Differential voltage buffer amplifier circuit and serial-parallel A-D converter |
| US7068788B2 (en) * | 2001-01-04 | 2006-06-27 | Maxim Integrated Products, Inc. | Data encryption for suppression of data-related in-band harmonics in digital to analog converters |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4270118A (en) * | 1978-01-05 | 1981-05-26 | Analog Devices, Incorporated | Parallel analog-to-digital converter |
-
1984
- 1984-06-14 JP JP59120847A patent/JPS611121A/ja active Pending
-
1988
- 1988-04-18 US US07/185,264 patent/US4851845A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342207U (ja) * | 1989-08-31 | 1991-04-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4851845A (en) | 1989-07-25 |
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