JPS61113191A - 内容アドレス可能メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はコンピュータ用の半導体メモリの分野に関する
ものであって、更に詳細には、内容アドレス可能な又は
連合的なメモリに関するものである。

伝統的なアクセスモードにシいては、所望のセル位置に
対するアドレスが特定される迄はデータを読み取ったシ
又は書き込んだシすることはできない。多くのコンピュ
ータ適用において、特定のデータに整合するかどうかメ
モリ内のすべてのセルを尋問する能力を持っていること
が望ましい。連合メモリは、内容明細に対する整合に関
して全てのメモリセルを尋問する為のこの非伝統的能力
を与えるものである。連合メモリはランダムアクセスメ
モリでちって、それは伝統的なアドレスモードか又はス
トアされているデータとメモリ内を延在するビット線上
に与えられるデータとの間に整合があるかに対して全て
の位置を調査することによってアクセスされ得る。連合
モードにおいては、各内容７　ＰＬ／ス可能メモＩＪ　
（ＣＡＭ）セルが内容明細に対する整合又は非整合状態
の何れかを信号する。

従来のＣ’ＡＭセルはフラッグ線内のフラッグ電流の有
無によって整合・非整合状態を信号していた。このこと
は、ＭＯＳメモリ回路において共通的に見られる場合の
如く、回路内のその他の信号が全て電圧である場合でも
同じである。この様な従来のＣＡＭセルの例は、エレク
トロニクス１／　ター　、ｅ、Ｍｏ１．８　、’Ａ　１
５　、３９１頁以下（１９７２年７月２７日）　Ｋ　Ｒ
，Ｍ、　Ｌｅａによりて記載されている。そこに記載さ
れているＭＯＳセルは、読取、書込、及び整合動作が可
能である。

然しながら、整合・非整合状態はワード線内の電流の有
無によって検知される。

更に１該セルは１４個のトラン、ジスタを必要とし、従
って集積形態では大量のチッグ面積を必要とする。更に
、セル内のＭＯＳ　トランジスタ数が増加されると、種
々のＭＯＳ　トラン・ゾスタのゲートの容量帯電及び放
電が過剰となるので、アクセス時間を遅滞させる。

従来のタイプのＣＡＭセル内の整合／非整合電流はフラ
ッグ電流を検知する為の低インピーダンスセンスアンプ
を必要とする。このタイプのアンプはパイＩ−ラトラン
ノスタによって最も容易に構成される。然しなから、・
９イデーラトランジスタを製造するプロセスは異なって
おり且つＭＯＳトランジスタを製造するプロセスよりも
一層複雑である。従って、電圧の代わシに電流との整合
状態を信号することは、製造上の複雑性をかなシ増加さ
せ且つＭＯＳメモリの製造コストを増加させる。一方、
ＭＯＳデΔイスの方がバイポーラデバイスと比べて一般
的に小盤であシ且つ廉価であるので、単一チップ上の機
能性を増加させる方向への市場の傾向はＭＯ８技術に向
けられているっ 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、内容アドレス可能メ
モリセルに関する改良した方法及び装置を提供すること
を目的とする。

本発明の１側面によれば、内容アト°レス可能メモリセ
ルが、２つのビット線に接続されており且つ反対の論理
状態においてのみ安定な２つの信号ノードを持ったＭＯ
Ｓメモリセルで前記論理状態が本ＭＯＳメモリセル内に
ストアされているデータを表わすＭＯＳメモリセル、前
記ビットライン上に供給されるデータと前記セル内にス
トアされているデータとの間の整合又は非整合状態を表
わす電圧変化から成る整合信号を担持するフラッグ線、
前記ビット線と前記ＭＯＳメモリセル信号ノードと前記
フラッグ線とに接続されており前記ビット線上のデータ
を前記セル内゛にストアされているデータと比較し且つ
前記フラッグ線上の電圧変化をして整合又は非整合状態
の何れかを表わす為の連合手段、を有している。

本発明の別の側面によれば、内容アドレス可能メモリセ
ルが、２つのビット線とワード７フラッグ線と尋問線と
に接続されておりデータをストアする為のＭＯＳメモリ
セル、前記ＭＯＳメモリセルと前記ビット線と前記ワー
ド／７，７ツグ線と前記尋問線とに接続されており前記
ＭＯＳメモリセル内にストアされているデータを前記ビ
ット線上に存在するデータと比較し且つ該比較されたデ
ータ間の整合又は非整合の所定の状態に対して前記ワー
ド／フラッグ線上の電圧を変化させる為の連合メモリ手
段、を有している。

本発明の更に別の側面によれば、ビット線上のデータを
ＲＡＭセル内にストアされているｒ　−タと比較する方
法が、フラッグノードを所定ｌぐイアスレベルへ充電し
、前記ビット線の論理状態を検知し、前記ＲＡＭセル内
にストアされているデータの論理状態を検知し、前記ビ
ット線上のデータと前記ＲＡＭセル内のデータとの間の
整合又は非整合の所定の状態に応じて前記フラッグノー
ドを異なったバイアス電圧レールへ充電し、前記フラッ
グノード上のバイアスレベルヲ゛検知すると共に該フラ
ッグノードバイアスレベルが所定の状態にある場合にフ
ラッグ線上の電圧レベルを変化させる。

以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。

第１図は従来の０Ｍセルを示している。第１図の従来の
ＣＡＭセルの動作は以下の如くである。

ＣＡＭセル１０のデータ貯蔵要素は交差接続したＭＯＳ
　トランジスタＱｌとＱ２及びそれらの関連する負荷ト
ランジスタＱ３とＱ４で構成されている。

一体となって、これらのトランジスタは７リツグフロツ
デ乃至はスタティック廟Ｍセルを構成しており、その動
作は当業者等に周知である。

ここでは簡単に説明する。Ｑｌと９２はここではＮチャ
ンネルＭＯ８トランジスタであるが、ＰＭＯ８とするこ
とも可能である。Ｑ３とＱ４は、第１図においてそれら
のｆｆ−）端子に小さな丸を付けて示した如くＰチャン
ネルＭＯ８トランジスタである。説明の便宜上、論理ｌ
は、Ｑｌを「オ／」状態にラッチ一方Ｑ２を［オフＪ状
態にラッチすることによりＣＡＭセル内にストアされ得
るものと仮定する。

ＣＡＭセル１０内に論理１を書き込む為には、論理ルベ
ルをビット線１２に印加する一方論理Ｏレベルをビット
＃１１１４に印加する。同時に、論理１をワード線１６
に印加して、ステアリングトランジスタＱ５及びＱ６を
ターンオンさせ且つビット＃ｊ１４と１２上の電圧レベ
ルを導体１７と１８によってトランジスタＱ１と９２の
ゲートへ接続させる。

これにより、トランジスタＱｌがターンオンされ且つト
ランジスタＱ２はターンオフされる。トランジスタＱｌ
ｌのｆ−）に接続された尋問線２０上に論理０が存在し
、該トランジスタは非導通状態とされる。この従来の態
様でデータがストアされた後に１ワード線１６上の電圧
レベルは論理０へ駆動され、その際にトランジスタＱ５
とＱ６をターンオフさせ且つスタティックＲＡＭセルを
ぎット線１２と１４から分離する。然しなから、Ｑｌが
オンでＱ２がオフであるから、導体１８上の電圧は論理
０であり、その際にＱ２をオフに保持し、一方Ｑ６が遮
断状態となった後ＫＱ２はオフのままであるから導体１
７上の電圧は論理１に維持されその際に９１はオン状態
に保持される。

従来の態様でセルの読取が行なわれる場合、ワード線１
６は再度論理ルベルへ上昇されその際にトランジスタＱ
５と９６をターンオンさせ且つ導体１７と１８上の電圧
をビット線１２と１４へ接続させる。ビット線１２と１
４に接続されると、導体１７と１８上の論理レベルは十
分にこれらビット線上の電圧レベルを変化させて、セン
スアンｆ（不図示）をこれらのビット線に接続させその
変化を検知すると共にセル内にストアされているのが論
理１であるか又は論理Ｏであるかを推論する。以上が、
第１図の従来のスタティックＲＡＭセルにおける従来の
ランダムアクセス読取及び書込動作の説明である。

第１図のセルにおける従来の連合メモリ動作は以下の如
くでちる。ビット線１２と１４上のデータをＣＡＭセル
１０内にストアされているデータと比較する場合、尋問
線２０上の電圧を論理ルベルへ上昇させその際にトラン
ジスタＱｌｌをターンオンさせ、それによシ、ビット線
上２と１４の状態とＣＡＭセル内のトランジスタの相対
的状態とく依存して、フラッグ電流が流れた多流れなか
ったシする。トランジスタＱ７とＱ８のゲートは夫々ビ
ット線１４と１２に接続されており咳ビット線の論理状
態を検知し且つ該ビット線上の電圧によって制御されて
導通状態となったシ又は非導通状態を維持する。トラン
ジスタＱ９とＱＩＯのゲートは接続部２２の状態に依存
して導体１７又は導体１８の何れかく接続される。接続
部２２内の接続状態が逆にされると、該ビット線上のデ
ータと該セル内のデータとの間の整合の存在は該接続状
態が逆にされる前の信号記法とは反対のフラッグ電流の
状態によって信号される。

説明の便宜上、整合の場合、導体１８が論理ルベルでビ
ット線１４も論理ルベルにあるものと仮定する。連合的
メモリ動作においては、ワード線／フラッグ＠！１６は
論理Ｏレベルに維持され、従ってトランジスタＱ５とＱ
６はオフのままであシ且つワード線／フラッグ線工６は
トランジスタ結合体Ｑ７とＱ９又はＱ８とＱＩＯを介し
【流れる全ての電流をシンクする。導体１８とビット線
１４上の電圧が両方系論理１であると、ＱｌとＱ９の両
方がオンで、それらを介して電圧源に接続しているノー
ド２４からトランジスタＱｌｌを介して且つワード線／
フラッグ線１６内へ流れる。

Ｑｌがオフの場合にはいつで４１Ｑ２はオンでなければ
ならずビット線１４が論理１の場合にはいつでもビット
線１２は論理Ｏであるから、トランジスタＱ８とＱＩＯ
はオフでその際にそれらを介してのトランジスタ２２を
介してワード線／フラッグ線１６への全ての電流の流れ
を阻止する。

上述した状態は整合状態を表わしている。接続部２２内
の接続状態を逆にすると、整合状態はフラッグ電流の不
存在によって表わされる。

ＣＡＭセル用の上述した回路の困難性は、整合の有無が
フラッグ線１６における電流の有無によって表わされる
ということである。このことは以下の理由から極めて好
ましからざるものである。ＭＯＳデバイスは電圧感受性
である。ＭＯＳ　トランジスタがオフからオンへ変れる
前に、そのｆ−ト端子上の電圧はスレッシュホールド電
圧レベル以下からそれ以上に駆動されてゲート真下の基
板内に導電性を改良する正孔又は電子のチャンネルを形
成せなげならず、そのチャンネル領域はソース及びドレ
イン領域の導電型と整合する導電型を持っている。ＭＯ
Ｓデバイスのソースとドレインとの間を流れる電流はこ
のチャンネルを介して流れ、その電流はゲート電極上の
電圧によって変調されたシスイッチ動作されたシする。

バイポーラ型のトランジスタの場合には、ベース電流が
制御因子であってトランジスタによるスイッチング動作
又は増幅を制御するが、これと異なシ、ＭＯｆ９　）　
、Ｆンジスタは電流では制御できない。従って、第１図
ＯＣＡＭセルを使用する為には、メモリセル用に使用す
るＭＯＳ　）ランゾスタと同じチップ上にビット線に接
続したセンスアンズ用のパイ４−ラトランジスタを製造
することが可能であるととが必要である。ＭＯＳ　トラ
ンジスタの製造プロセスはバイポーラトランジスタのそ
れと比較して著しく異なシ且つ簡単であるから、このこ
とは不可能ではないにしても極めて困難である。

本発明は上述した問題を解消する方法及び装置を提供す
るものである１゜本発明は、フラッグ線上の電圧変化を
利用して整合の有無を信号する新規なＣＡＭセル回路を
提供すると共にこの新規なＣＡＭセルの動作方法を提供
する。本発明の新規なＣＡＭセルを第２図に示しである
。

０Ｍセル３０は、ＭＯＳ　）う／ジスタＱ１２　、　Ｑ
ｌ３　。

Ｑｌ４　、　Ｑｌ５と関連するステアリングトランジス
タＱ１６　、　Ｑｌ７とで構成される標準的な交差接続
されたスタティックＲＡＭセルで構成されている。゛ラ
ンダムアクセス読取及び書込、即ち非連合的動作モード
、に関するこのセルの動作は従来のものと同じであり、
従って第１図に関する上述した説明は第２図のＣＡＭセ
ルの場合に％あてはまる。即ち、ビット線３２　、３３
及びワード線３４とトランジスタＱ１２　、　Ｑｌ３　
、　Ｑｌ４　、　Ｑｌ５　。

Ｑｌ６　、　Ｑｌ７との間の動作上の相互関係は第１図
に関して説明した相互関係と同一である。

第１図のＣＡＭセルと第２図のそれとの間の差異は、連
合的メモリ比較回路がどの様に動作するかＫある。この
比較回路はトランジスタＱ１８゜Ｑ２０　、　Ｑ２２　
、　Ｑ２３　、　Ｑ２５　、　Ｑ２６と別のフラッグ線
３６と尋問線３８とを有している。トランジスタＱ２５
及びＱ２０は夫等のゲートを夫々ビット線３３及び３２
に接続しておシ、スタティックＲＡＭセル３５内にスト
アされているデータと比較すべきデータの状態をセンス
する。ビット線３３が論理１であると、ビット線３３及
び３２は常に反対の論理状態にあるので、トランジスタ
Ｑ２５はオンでトランジスタＱ２０はオフとなる。トラ
ンジスタＱ２３はそのｆ−）を、接続部３７の接続状態
に依存して、導体４０によってＲＡＭセル３５内の２つ
の交差接続したノードＡ又はＢの１つに接続している。

この接続部３７はＣＡＭセルの実際の部品ではない。そ
れが第１図及び第２図に存在することは、整合状態の有
無を信号する為にどの様な記法が採用されるべきかとい
うととく関してオグションがあるということを示してい
るに過ぎない。第２図に示した如く、トランジスタＱ２
３のゲートがノードＡに接続されており、従ってこの状
態ではノードＡは論理１であるからＱ１３がオフになる
とＱ２３はオンとなる。同様な状態はトランジスタＱ２
０　、　Ｑ２２に対しても存在シ、トランジスタＱ２２
のゲートは導体４２によってノードＢへ接続され且つト
ランジスタＱ２０のゲートはビット線３２へ接続されて
いる。

トランジスタ対Ｑ２５／Ｑ２３．　Ｑ２Ｑ／Ｑ２２で構
成されるこれら２つの分岐部は共通フラッグノード４４
で接続されており、且つ各分岐部は接地へのスイッチ可
能な経路（又はノード４５及び４６によって表わされる
その他のバイアス電圧源）を形成している。該フラッグ
ノードはトランジスタＱ１８の作用によって充電され、
且つバイアス源４５又は４６の何れかへの経路を形成す
るのく電圧条件が正当である場合にこれら２つの分岐部
の何れかにおけるトランジスタ対Ｑ　２５／Ｑ　２３又
はＱ２０／Ｑ　２２の何れかの作用によって放電され得
る。即ち、トランジスタＱ１８と尋問線３８及びフラッ
グ線３６に接続されたトラン・ゾスタ対Ｑ２５／Ｑ２３
及びＱ２２／Ｑ２０とフラッグ線駆動トランジスタＱ２
６は以下の如く動作する連合的メモリ比較回路を形成し
ている。

連合的メモリ比較が所望される場合、ＲＡＭセル３５の
内容と比較されるべきデータが不図示の駆動回路によっ
てビット線３３及び３２上に位置される。ワード線３４
は低即ち論理ＯＶｃ維持されトランジスタＱ１７　ｅ　
Ｑ１６をオフに維持し、ビット線上のデータをＲＡＭセ
ル３５内のツートム及びＢ上にストアされているデータ
から分離させる。

同時に、尋問線が適切な状態に駆動されてフラッグノー
ド駆動ト２ンジスタ９１８ｔ−ターンオンさせてＱｌｇ
を導通状態とさせ、その際にトランジスタＱ１８のチャ
／ネルによって表わされる抵抗を介してバイアス供給電
圧■をフラッグノード４４へ接続する。次＾で、トラン
ジスタ対Ｑ２５／Ｑ２３又はＱ２０／Ｑ２２は、ＲＡＭ
セル３５内のデータと比較されるビット線３２　、３３
の状態に依存して、ノード４４を放電するか又はそれを
帯電したままとする。例えば、ビット線３３が論理１で
且つノードＡがＲＡＭセル３５の双安定状態によって論
理１に充電されると、Ｑ２５と９２３の両方がオンされ
、ノード４４はバイアス供給電圧源４５のレベルへ放電
される。ノード４４が放電されるので、Ｑ２６はフラッ
グ線３６を放電する為にターンオンすることはなく、フ
ラッグ線３６は第２図の実施例にシいては論理ルベルに
予め充電されておりそのままの状態を維持する。然しな
から、非整合があると、Ｑ２５がオンで且つＱ２３がオ
フであるか又はその逆となり、Ｑ２０及びＱ２２　Ｋ対
し供給源は真となる。これはノード４４を充電したまま
とし且つＱ２６をターンオンしその際にフラッグ線３６
を放電させる。ビット線３３及び３２上とノードＡ及び
Ｂ上の信号は相補的であるから、同様な説明はＱ２０及
びＱ２２の動作にも適用される。

当業者等に理解される如く、Ｑ１８に接続される供給電
圧Ｖの符号及び大きさは整合状態を信号する為にＱ２６
をターンオンするのに適切なものでなければならない。

更Ｋａ業者等に理解される如く、フラッグ線３６は論理
１にブレチャージされることが可能であシ、且つＱ２６
は、”選択された取極に依存して整合又は非整合に応じ
て、それを接地へ放電させるか又は供給電圧４８の異な
った電圧レベルへ充電することが可能である。

一方、供給電圧４８は論理ｌとなることが可能であ〕、
且つＱ２６がターンオンされるとトランジスタＱ２６は
それをフラッグ線へ接続させることが可能である。更に
、当業者等に理解される如く、Ｑ２５とＱ２３はＱ２０
とＱ２２と同様に変換可能　　　゛であるつ 更に当業者等によって理解される如＜、Ｑ１４とＱ１５
は任意の従来のＭＯ８負荷デバイスとすることが可能で
あり、又高抵抗ポリシリコン抵抗で置換することが可能
である。更に、第２図に示したＣＡＭセル内のＲＡＭセ
ル３５として機能する為に任意の従来のＭＯＳ又はＣＭ
ＯＳイ／バータ構成を第２図に示した如く交差接続させ
ることが可能である。この様な従来の構成はＭｌ　１１
ｍａｍ著の［マイクロエレクトロニクス（Ｍｉｃｒｏｅ
ｌｅｃｔｒｏｎｉｃｓ　ｌｌ　。

２５３〜２５９及び２６３〜２６４頁（１９７９年、マ
クグローヒル出版社）に詳細に記載されている。

ＣＭＯＳインバータは電力消費が低く、ノイズに強く、
温度依存性が低く、ＭＯＳケ゛−トよりも高速でアシ、
又エンハンスメントモードドライバトランジスタや不飽
和領域で動作するエンハンスメントモード負荷トランジ
スタを有する様な幾つかのＭＯＳインバータでは２つの
供給電圧源を必要とするのに対して単に１つの供給電圧
源を必要とするに過ぎない等の好ましい特性がある為に
好適である。

第２図はＣＡＭセル用の好適実施例を示しておｊ）、Ｑ
ｌｓはＰチャンネルＭＯ８トランジスタであシ、連合メ
モリ動作の場合に尋問線３８は論理Ｏレベルへ駆動され
その際にＱｌｓをターンオンするが、通常の読取／書込
動作の場合には論理ルベルに維持される。

第３図はＣＡＭセルの別の実施例を示しており、この場
合Ｑ１８はデプリションモードＮＭＯＳトランジスタで
あシそのゲートはソースに接続されている。この実施例
におけるゲート対ソースバイアス電圧はゼロであシ、そ
れは該トランジスタがバイアス電圧源ｖＤＤの大きさに
依存して、そのドレイン特性曲線の不飽和領域又は飽和
領域の何れかで動作することが可能であることを意味し
ている。実効的には、Ｑｌｓは７，７ツグノード４４及
びフラッグ駆動トランジスタＱ２６のゲート容量を充電
する上で定電流源として動作する。

従って、整合（又は非整合状態）Ｋ応じ比較回路のスイ
ッチング分岐部の１方、即ちＱ２５／Ｑ２３又はＱ２０
／Ｑ２２、がフラッグノード４４を接地又は第２バイア
ス電圧源４５及び４６を接続する迄、フラッグノード及
びトランジスタＱ２６のｆ−）は常ＫｖＤ！、に等しい
バイアス電圧レベルに充電される。

この実施例には尋問線が無いので、ランダムアクセス読
取又は書込が行なわれるたびに整合が起ζる為に通常の
ランダムアクセス読取又は書込動作が実施されている時
にフラッグ線は当然整合状態を表わす。然しなから、こ
れらの表示は無視可能であり、且つ連合メモリ動作が望
まれ名湯台にのみフラッグ線３６を検査することが可能
である。当業者等は、連合メモリ動作が望まれる場合に
のみフラッグ線電圧変化を検査する為の回路を容易に設
計することが可能である。

勿論、以上の説明では、９２６のゲート上に蓄積される
電圧は、そのスレッシュホールド電圧を越える様にバイ
アス電圧源ｖＤＤが選択されていることを仮定している
。

別の実施例は、第３図中のＱｌｓのゲートに接続されて
いる第３図内に想像線で示したオプションの接続体５０
及び５２で示されている。接続体５０は、飽和領域で動
作する様にドレイン対ソース電圧がり°−ト対ソース電
圧と等しくしたエンハンスメントモードＮＭＯ３トラン
ジスタＱ１８が使用されるオプションを示している。Ｑ
ｌｓのゲートはオプションの接続体５２によってバイア
ス電圧源ｖａｏに接続されているので、ｖＧＯがｖＤＤ
＋Ｑ１８１７）スレッシュホールド電圧よシモ大キイ場
合にＱｌｓは不飽和領域で動作する。

上述した実施例に加えて、ゲートを尋問線３８に接続し
たＮＭＯ８Ｑ　１８を使用することが可能であシ、即ち
ＮＭＯ８トランジスタを第２図中のＱｌｓと置換するこ
とが可能である・更に、第３図の何れの実施例も飽和又
は不飽和領域の何れかにバイアスされて第３図に示した
ＮＭＯ８Ｑ１８の代わシにＰＭＯ８Ｑ１８を使用するこ
とが可能である。更に、何れのチャンネル型のエンハン
スメント又はデデリションモードデバイスの何れかをＱ
ｌｓに使用することが可能である。これらの異なったデ
バイスは、ゲート対ソース寛圧及びドレイン対ソース電
圧の関数としてプロットされたドレイン電流に対し多少
異なった特性を持っている。当業者等は、上述した置換
から発生する種々の動作条件の下でフラッグノード４４
に流れ込む電流に差異があることを理解する。

使用されるトランジスタの型、ゲート対ソースバイアス
、ＭＯＳトランジスタが使用されるモ−ドは基本的な概
念を変えるものではない。その概念とは、連合メモリ動
作の間に何等かの電流源によってフラッグノードが充電
されねばならないということである。フラッグ駆動トラ
ンジスタゲートはフラッグノード上の電荷によって制御
され、該電荷は、接地又はフラッグトランジスタのスレ
ッシュホールド電圧よシ低い電圧を持ったバイアス源へ
の２つの並列経路を形成する２つの比較回路の何れか一
方の作用によって放電され得る。これら２つの比較回路
分岐部は、選択した数種に依存して整合又は非整合状態
の何れかがある場合に接地又は第２バイアス源への経路
を開放する。

第４図はワード線とフラッグ線の両方に単一導体を利用
するＣＡＭセルに対する別の実施例を示しておシ、その
場合この単一導体はマルチプレクサを介して２つの異な
った機能的駆動回路によって時分割動作される。スタテ
ィックＲＡＭセル３５を概略示してあシ、任意のタイプ
のＲＡＭセルとすることが可能である。第４図において
、アドレッシング乃至はステアリングトランジスタＱ１
７及びＱ１６はそれらのゲートをワード／フラッグ線３
６に接続している。第２図及び第３図の実施例内のトラ
ンジスタＱ１８は電流源５２として示しである。当業者
等に明らかな如く、第２図及び第３図に関連して上述し
たバイアス用及びｆ−）接続用構成の何れも電流源５２
用に使用することが可能である。更に第４図において、
第２バイアス電圧源４５及び４６への２つのスイッチン
グ経路はＮＡＮＤｆ−）５４及び５６で置換されている
。これらのＮＡＮＤ　ｆ−）は開放ドレイン型であシ且
つ接地への内部経路を持っている。

開放ドレインはフラングノード４４へ接続されており、
各々への入力はビット線３３又は３２の１つと信号ノー
ドＡ又はＢの１つである。何れかのＮＡＮＤ　ゲートへ
の両方の入力が論理１である場合、それは選択した数種
に依存して整合又は非整合の何れかの場合とすることが
可能であるが、ＮＡＮＤゲートの出力が論理０となシそ
の際にフラッグノードを放電させ且つフラッグ線駆動ト
ランジスタＱ２６をターンオフさせる。り”−）５８は
導体５８内に接続されており、通常の読取及び書込動作
中に整合が発生した時にトランジスタＱ２６がターンオ
ンしその際にワード／フラッグ線３６を接地することを
防止しておシ、該線は読取又は書込動作の為にはトラン
ジスタＱ１７とＱ１６をオンに保持する為に論理１状態
にあるべきである。ｆ−ト５８の開放又は閉止状態は制
御１ＩＡ６０の論理状態によって制御され、該線はワー
ド／フラッグ線３６を駆動する従来のマルチプレクサ６
２を制御する。この線６０上の信号は読み取られてＣＡ
Ｍセルが連合モードでおるか又は通常のランダムアクセ
スモードであるかを決定する。

マルチプレクサ６２は、２つの入力の何れかをスイッチ
動作して単一出力と接続させることの可能な任意の従来
の構成のものを使用することが可能である。この場合、
出力はワード／フラッグ線３６でおる。１方の入力は従
来のアドレスデコーダ及びワード線駆動回路６４へ接続
されており、一方他方の入力は従来のセンス回路６６−
１接続されている。このセンス回路６６は、連合メモリ
比較動作中ワード／７：７ツグ線３６上の電圧変化を検
知可能な任意の構成のものとすることが可能である。制
御線６０は、これら２つの入力のどちらが任意の特定の
時間にワード／フラッグ線３６へ接続されるかを制御す
る。この制御線は、連合メモリ動作又は従来のメモリ動
作が発生するかどうかを制御するＣＡＭセルを使用する
システム（不図示）内の任意の論理回路から来るＯ 第２図乃至第４図の装置は全て、フラッグノードを所定
のバイアスレベルへ充電させ且つビット線及びＲＡＭセ
ル内にストアされているデータの論理状態を検知すると
いう共通の発明力ある方法を使用している。選択された
数種に従って所定状態の整合又は非整合があると、その
選択された数種に従ってフラッグノードは放電されるか
又は異なったバイアスレベルへ再度充電される。最後に
、フラッグノードＯバイアスレベルが検知され且つフラ
ッグノードのバイアスレベルが所定状態にあるとフラッ
グラインの電圧レベルが変化される。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は典型的な従来のＣＡＭセルの概略図、第２図は
本発明の内容アドレス可能なメモリセルの概略図、第３
図は本ＣＡＭセルの別の実施例の概略図、第４図は本Ｃ
ＡＭセルの更に別の実施例の概略図、である。 （符号の説明） １０　、３０二ＣＡＭセル １２　、１４　、３２　、３３　：ビット線１６　、３
４　：ワード線　１７　、１８　、４２　：導体２２　
、３７　：接続部　　３５　：　ＲＡＭセル３６：フラ
ッグ線　　　３８：尋問線 ４４：共通フラッグノード ４５　、４６　：ノ々イアス電源 ５０　、５２　：接続体 特許出願人　　フエアチマイルド　カメラアンド　イン
ストルメント ブー４レーシヨン −゛−ノ 引面−二・コ（内容に変更なしｊ ＦＩＧ　　　　１ ＦＩＧ　　　　２ 手続補正書 昭和６０年１１月２０日 特許庁長官　　宇　賀　道　部　殿 ■、事件の表示　　　昭和６０年　特　許　願　第１８
１９３２号２、発明の名称　　　内容アドレス可能メモ
リセル３８補正をする者 事件との関係　　　特許出願人 ４、代理人

Claims (1)

1. 【特許請求の範囲】 １、内容アドレス可能メモリセルであつて、２本のビッ
   ト線に接続されており且つ反対の論理状態においてのみ
   安定する２つの信号ノードを持つているＭＯＳメモリセ
   ルであつて前記論理状態が本ＭＯＳメモリセル内にスト
   アされているデータを表わすＭＯＳメモリセル、前記ビ
   ット線上に供給されたデータと前記セル内にストアされ
   ているデータとの間の整合又は非整合状態を表わす電圧
   変化から成る整合信号を担持するフラッグ線、前記ビッ
   ト線と前記ＭＯＳメモリセル信号ノードと前記フラッグ
   線とに接続されている連合手段であつて前記ビツト線上
   のデータを前記セル内にストアされているデータと比較
   し且つ前記フラッグ線上の電圧変化をして整合又は非整
   合状態の何れかを表わす連合手段、を有することを特徴
   とするメモリセル。 ２、特許請求の範囲第１項において、前記ＭＯＳメモリ
   セルが該メモリセルへの通常の読取及び書込ランダムア
   クセスを許容する手段を有していることを特徴とするメ
   モリセル。 ３、特許請求の範囲第１項又は第２項において、前記連
   合手段が別個のフラッグ線及びワード線を有しているこ
   とを特徴とするメモリセル。 ４、特許請求の範囲第１項乃至第３項の内の何れか１項
   において、前記ＭＯＳメモリセル内にストアされている
   データと比較される該ビット線上のデータの整合又は非
   整合状態に依存して、二者択一的に、前記フラッグ線を
   所定のバイアス電圧源へ接続させるか又はその電流信号
   電圧レベルを維持可能である様に該フラッグ線をその他
   のバイアス電圧源に非接続としたままとさせるフラッグ
   駆動手段を有することを特徴とするメモリセル。 ５、特許請求の範囲第４項において、前記フラッグ駆動
   手段はＭＯＳトランジスタであつて、そのゲート端子は
   前記ビット線上のデータを前記ＭＯＳメモリセル内にス
   トアされているデータと比較する手段によつて帯電され
   るか又は放電されるフラツグノードへ接続されているこ
   とを特徴とするメモリセル。 ６、特許請求の範囲第４項において、前記比較手段がＭ
   ＯＳトランジスタを有しており、そのゲートは尋問線に
   接続されており、そのソース端子とドレイン端子とは前
   記フラッグノードと電圧線との間に接続されていること
   を特徴とするメモリセル。 ７、特許請求の範囲第１項乃至第６項の内の何れか１項
   において、前記ＭＯＳメモリセルの各前記信号ノードは
   前記比較手段内に設けられている前記第１及び第２ＭＯ
   Ｓトランジスタのゲートの１つに個別的に接続されてい
   ることを特徴とするメモリセル。 ８、特許請求の範囲第５項乃至第７項の内の何れか１項
   において、前記フラッグノードは２つのスイッチング分
   岐部の何れか１方を介してバイアス電圧へ接続されてい
   ることを特徴とするメモリセル。 ９、特許請求の範囲第８項において、前記各スイッチン
   グ分岐部は前記第１又は第２ＭＯＳトランジスタの１つ
   及びそのソースとドレインを前記フラッグノードと前記
   第１又は前記第２ＭＯＳトランジスタとの間に接続して
   いる付加的なＭＯＳトランジスタを有しており、前記付
   加的なＭＯＳトランジスタはそのゲート端子を前記ビッ
   ト線の１つに接続していることを特徴とするメモリセル
   。 １０、特許請求の範囲第１項において、前記連合手段が
   、前記フラッグノードを所定電圧へバイアスさせる為に
   第１バイアス電圧源とフラッグノードとの間に接続され
   ており非飽和領域にバイアスされているＭＯＳトランジ
   スタ、前記ビット線上のデータと比較される前記信号ノ
   ード上のデータの整合又は非整合状態に依存して前記フ
   ラッグノード上のバイアス電圧を変化させるか又は前記
   フラッグノード上のバイアス電圧を不変のままとする為
   に第２バイアス電圧源への２つの並列経路の何れかを介
   して条件に応じ前記フラッグノードを第２バイアス電圧
   源へ接続させるスイッチ経路手段、前記フラッグノード
   と前記フラッグ線との間に接続されており前記フラッグ
   ノード上のバイアス電圧の状態に依存して前記フラッグ
   線上のバイアス電圧レベルを変化させるか又は不変のま
   まとさせるフラッグ線駆動手段、を有することを特徴と
   するメモリセル。 １１、特許請求の範囲第１項において、前記連合手段が
   、第１バイアス電圧源とフラッグノードとの間に接続さ
   れており前記フラッグノードを所定の電圧レベルへバイ
   アスさせる為に飽和領域へバイアスされているＭＯＳト
   ランジスタ、前記ビット線上のデータと比較される前記
   信号ノード上のデータの整合又は非整合状態に依存して
   前記フラッグノード上のバイアス電圧を変化させるか又
   は前記フラッグノード上のバイアス電圧を不変のままと
   する為に第２バイアス電圧源への２つの並列経路の何れ
   かを介して条件に応じ前記フラッグノードを前２バイア
   ス電圧源へ接続させるスイッチ経路手段、前記フラッグ
   ノードと前記フラッグ線との間に接続されており前記フ
   ラッグノード上のバイアス電圧の状態に依存して前記フ
   ラッグ線上のバイアス電圧レベルを変化させるか又は不
   変のままとさせるフラッグ線駆動手段、を有することを
   特徴とするメモリセル。 １２、特許請求の範囲第１０項又は第１１項において、
   前記スイッチング経路手段が前記フラッグノードと前記
   第２バイアス電圧源との間の２つの分岐部で構成されて
   おり、前記各分岐部はドレインを前記フラッグノードに
   接続し且つゲートを前記ビット線の１つに接続し且つソ
   ースを第２ＭＯＳトランジスタのドレインに接続させた
   第１ＭＯＳトランジスタで構成されており、前記第２Ｍ
   ＯＳトランジスタのゲートは前記信号ノードの１つに接
   続されており且つソースは前記第２バイアス電圧源に接
   続されていることを特徴とするメモリセル。 １３、特許請求の範囲第１０項又は第１１項において、
   前記スイッチング経路手段は２つのＮＡＮＤゲートを有
   しており、その各々はその出力端を前記フラツグノード
   へ接続しており且つ１方の入力端を前記ビット線の１つ
   に接続すると共に他方の入力端を前記信号ノードの１つ
   に接続したことを特徴とするメモリセル。 １４、内容アドレス可能メモリセルにおいて、２つのビ
   ット線とワード／フラッグ線と尋問線とに接続されてお
   りデータをストアする為のＭＯＳメモリセル、前記ＭＯ
   Ｓメモリセルと前記ビット線と前記ワード／フラッグ線
   と前記尋問線とに接続されており前記ＭＯＳメモリセル
   内にストアされているデータを前記ビット線上に存在す
   るデータと比較し且つ該比較されるデータ間の整合又は
   非整合の所定の状態に対して前記ワード／フラッグ線上
   の電圧を変化させる為の連合メモリ手段、を有すること
   を特徴とするメモリセル。 １５、特許請求の範囲第１４項において、前記連合メモ
   リ手段が、ゲートを前記尋問線に接続し且つソースとド
   レインとを第１バイアス電圧源とフラッグノードとの間
   に接続しており前記尋問線の所定の状態に応じて前記フ
   ラッグノードを所定電圧にバイアスさせるＭＯＳトラン
   ジスタ、前記ビット線上のデータと比較される前記信号
   ノード上のデータの整合又は非整合状態に依存して前記
   フラッグノード上のバイアス電圧を変化させるか又は前
   記フラッグノード上のバイアス電圧を不変のままとする
   為に第２バイアス電圧源への２つの並列経路の何れかを
   介して条件に応じ前記フラッグノードを第２バイアス電
   圧源へ接続させるスイッチ経路手段、前記フラッグノー
   ドと前記ワード／フラッグ線との間に接続されており前
   記フラッグノード上のバイアス電圧の状態に依存して前
   記ワード／フラッグ線上のバイアス電圧レベルに所定の
   変化を発生させるワード／フラッグ線駆動手段、前記ワ
   ード／フラッグ線に接続されているマルチプレクサ手段
   であつて通常のランダムアクセス読取又は書込動作中は
   スタティックＲＡＭセル内の通常のワード線として機能
   させるが連合メモリ動作中は前記ワード線をフラッグ線
   として作用させるマルチプレクサ手段、を有しているこ
   とを特徴とするメモリセル。 １６、ビット線上のデータをＲＡＭセル内にストアされ
   ているデータと比較する方法において、フラッグノード
   を所定バイアスレベルへ帯電し、前記ビット線の論理状
   態を検知し、前記ＲＡＭセル内にストアされているデー
   タの論理状態を検知し、前記ビット線上のデータと前記
   ＲＡＭセル内のデータとの間の整合又は不整合の所定の
   状態に応じ前記フラッグノードを異なつたバイアス電圧
   レベルへ帯電し、前記フラッグノード上のバイアスレベ
   ルを検知し且つ該フラッグノードバイアスレベルが所定
   状態にある場合にフラッグ線上の電圧レベルを変化させ
   ることを特徴とする方法。