JPS61114574A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に少くともｎｐｎまたは
ｐｎｐの３層トランジスタ構造を有する半導体基体の高
耐圧化、高信頼性化された表面安定化膜構造に関する。

〔発明の背景〕

従来、半導体装置の高耐圧化の方法として、例えば特公
昭５２−２４８３３号公報に示されるように、半導体基
体のｐｎ接合露出端上の絶縁膜表面においてｐ型、ｎ型
半導体層に接する電極の間に抵抗材料シートを被着する
ものが知られている。

また他の従来例として、ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ］
）ｅｖｉｃｅ　Ｌｅｔｔｅｒｓ、　ＶＯＬ、　ＥＤＬ−
２、４９。

２１３（１９８１年）におけるＦ、Ａ、ＳＥＬＩＭによ
るＨｉｇｈ−Ｖｏｌｔａｇｅ、　Ｌａｒｇｅ　−Ａｒｅ
ａｐ　Ｉａｎａｒ　Ｄｅｖｉｃｅｓ”と題する文献にお
いても特公昭５２−２４８３３号公報に開示されている
ものと同様の構造で抵抗材料シートとして半絶縁性（高
抵抗）多結晶シリコン膜＜８ＩＰＯ８＞を用いて２１２
層ダイオード構造の半導体基体における高耐圧化を図っ
ている。しかし、これらの技術はｐｎ接合が一つだけの
ダイオードの場合であり、ｎｐｎまたはｐｎｐトランジ
スタ構造でのエミッターコレクタ間耐圧の問題を認識し
ていない。即ち、トランジスタのコレクターベース両層
間に上記従来技術を適用すると、コレクターベース間耐
圧は向上するが、エミッターコレクタ間耐圧は８ＩＰＯ
８を設けない場合よシも低下することが確認された。

〔発明の５目的〕 本発明の目的は、高耐圧化、高信頼性化を図ることがで
きる半導体装置を提供することにある。

〔発明の概要〕

本発明の特徴とするところは、半導体基体がその１対の
主表面間に導電型が順次具なる少くとも３個の半導体層
を有し、雨量外層に１対の主電極が低抵抗接触され、中
間層に制御電極が低抵抗接触され、半導体基体の露出表
面に表面安定化用絶縁膜が設けられているものにおいて
、上記絶縁膜上に上記各主電極と実質的に等電位な半導
体層と電気的に接続して抵抗材料シートを設けることに
ある。

〔発明の実施例〕

以下、本発明の第１実施例を第１図により説明する。

第１図（ａ）は本発明の第１実施例の一表面からみた平
面パターン図、第１図（ｂ）、　（Ｃ）はそれぞれ第１
図（ａ）におけるＡ−Ａ切断部、Ｂ−Ｂ切断部の断面図
である。

１００は半導体基体で、その上下主表面間にｎ９工ミツ
タ層１、表面で不純物濃度が高く、内部に向うにつれて
不純物濃度が低く列っているｐイー１層２、高抵抗ｎコ
レクタ層３、ｎ“コレクタ層４、ｎ０チヤネル力ツト層
５を有している。６はｎゝエミッタ層１と接触している
エミッタ電極、７はｐイー１層２と接触しているベース
電極、８はｎ４コレクタ層４と接触しているコレクタ電
極、９はｎゝチャネルカット層５と接触しているチャネ
ルカット電極、１０はＳｉＯ２膜、ＰＥＧ膜。

５ｊｓＮ＜膜等の如き絶縁膜である。１１は絶縁膜１０
上に設けた高抵抗の酸素を含むアモルファスシリコン膜
（ＯＣＡ８）であり、第１図（ｂ）　、　（Ｃ）に示す
ようにエミッタ電極６、チャネルカット電極９を介して
ｎ′″エミッタ層１と高抵抗ｎコレクタ層３を連結して
おり、第１図（ａ）、　（ｂ）に示すようにベース電極
７とは接触していない。尚、第１図（ａ）は平面図であ
るが、各電極６，７．９にはハツチングを施し、０ＣＡ
Ｓ１１には点を付けである。“このような構成からなる
本発明の動作について第２図を用いて説明する。第２図
（ａ）は第２図（ｂ）に示す要部断面各部の電位を示し
ている。第２図の符号のうち第１図と同様のものは説明
を略す。

先ず、ベース・コレクタ間耐圧ＢＶｃｍｏが向上する理
由について説明する。エミッタ電極６とコレクタ電極８
との間にエミッタ電極がアースとなるようエミッタ・コ
レクタ間電圧Ｖｃにを印加する。

そうすると０ＣＡＳ１１中にリーク電流が流れ、エミッ
タ電極６とチャネルカット電極９間での位置Ｘにおける
０ＣＡ８１１中の電位Ｖｇは両電極６゜９での位置をＸ
＠　、Ｘｉ　とすると略々次のように近似できる。

ただし、ｘ）ｘｌ ＯＣＡ８１１中の電位によりｎコレクタ層３、ｐベース
層２が反転する場合のしきい値電圧をそれぞれＶも口＋
Ｖｔｂｌ　とする。０ＣＡＳ　１１の電位がｎコレクタ
層３表面に印加される実効的な電圧Δ■、はＶ　ｓ−Ｖ
　ａｔ　（０テｈす、ｌ　ＪＶ、ｌ＞１Ｖｔｋ、１とな
るよころでｎコレクタ層３表面は空乏化される。０ＣＡ
ＳＩＩがない場合には、電位Ｖｇが与えられないから、
ｎコレクタ層３表面ではエミッタ・コレクタ間電圧Ｖｃ
ｍで空乏化されるだけであり、従って０ＣＡ８１１を設
けることによって、ｎコレクタ層３表面では、電位ＶＢ
のためにより空乏層ＤＬは拡がシ、表面電界が緩和され
て高耐圧化が可能となる。

一方、ｐベース層２の表面側では、０ＣＡＳ　１１の電
位がｐベース層２の表面に印加される実効的な電圧ＩＶ
ｐはｎ０工ミツタ層１とｐイー１層２からなるｐｎ接合
の内蔵電位Ｖｂ＋を無視して考えると、Ｖｓ）Ｏであり
、Ｖ　ｍ　＞　Ｖ　−ｈｐ　となるところでｐベース層
２表面は空乏化する。たとえばｐベース層２を拡散で形
成すると選択的にデポジションされた場所は不純物濃度
が高く、半導体基体１００内部もしくは横方向にいくに
従って不純物濃度は低下する。たとえば不純物濃度はガ
ウス分布しているとすると の如くなる。

ここでＱｏは最初に表面にデポジションされた不純物の
総量である。Ｄは拡散定数でありｙは拡散距離である。

また、しきい値電圧Ｖ　ｔｋ、は不純物濃度の関数であ
り、（８）式で略々近似される。

・・・・・・・・・（８） ここでＶｒｓはフラットバンド電圧、φＦＦはフェルミ
ポテンシャル、ε８，６ｏはそれぞれシリコン、真空の
比誘電率である。ｑは素電荷、ＮＡはｐベース層２表面
の不純物濃度、Ｃｏは０ＣＡＳ１１の下地の絶縁膜１０
の単位面積あたりの容量である。第２図（ａ）に近似的
なＶｔｈｐを示したが、不純物濃度が高いところでＶｔ
ｂｐは高くなっている。

ここでＶ　ｉｋｐ　＞　Ｖ　ｓとなっているｐベース層
２表面は蓄積型となっており、０ＣＡＳＩＩの電位Ｖ１
の影響を全く受けず、エミッタ・コレクタ間電圧Ｖｃに
を印加しても中性領域のままである。従って、ｐイー１
層２の表面不純物濃度が高いところがあればｎｐｎ）ラ
ンジスタはパンチスルー降伏は起きない。たとえば、Ｎ
　Ａ　＝　Ｉ　Ｘ　１０”　／　ｃｎ”　。

絶縁膜１０が８１０ｘであって厚さが１．５μｍあれば
Ｖ　Ｆｌ　”：　ＯＶと仮定するとＶ　Ｉｈｐ　”　１
１００　Ｖとな９、容易に反転は生じない。

以上により、０ＣＡＳ１１によりベース−コレクタ間耐
圧ＢＶｃｍｏの向上することは明らかである。

次に、エミッタ働コレクタ間耐圧の向上について説明す
る。

エミッタＯコレクタ間耐圧Ｂ　Ｖ　ａｇｏはトランジス
タ作用の影響を受け、次式で示される。

ここでｎは２〜５の値の定数、ｈｒｌはエミッタ接地の
電流増幅率でおる。

電流増幅率ｈｒｌはコレクタ電流Ｉｃによって変化し、
第３図に示すような関係がある。即ち、コレクタ電流Ｉ
ｃが小さければ電流増幅率ｈＦｍは小さく、コレクタ電
流Ｉｃの増大に伴い大きくなり、ある値Ｉｃ”　で最大
値ｈ　ＰＩ　ｍ・・をとる。

第１図のトランジスタのコレクタ電流Ｉｃｌは次式のよ
うになる。

Ｉｃｔ＝（１＋ｈｒｇｔ）　Ｉｃ５ｏｔ＋Ｉｓｔ　　　
　−・”（５）ここで、■ＣＩＩｏｌはベース・コレク
タ接合でのリーク電流、Ｉｓｌは０ＣＡＳＩＩを流れる
リーク電流である。

さて、第４図は、従来の考えに従って、８１１ＰＯ８１
１をベース電極７とチャネルカット電極９を介してベー
ス・コレクタ接合を跨って設けたトランジスタであり、
ベース・コレクタ接合でのリーク電流、５ＩＰＯ８１１
を流れるリーク電流をＩｃｍｏｚ、　　Ｉａ！とすると
、このトランジスタのコレクタ電流Ｉｃ２は下式で示さ
れる。尚第４図中、第１図に示すものと同一物、相轟物
に同一符号を付けている。

Ｉｃｚ＝（１＋ｈｒ＋Ｈ）Ｉｃｓｏｔ＋ｈｒｍｚ・Ｉｓ
ｘ　　　−（６）（５）式、（６）式で、ＩｃｍｏＩ＝
Ｉｃａｏｚ、　Ｉｇｔ＝Ｉｓｚとすると、従来の考えに
従ったトランジスタではリーク電流１１２がベース電流
となるのでＩｃ２　）　Ｉｃ１であると考えられろ。

そこで、確実にＩｃｘ＞Ｉｃｔであるかどうか確認する
。

第３図より ＩＨ＝Ｉｃｔ＋ΔＩ　（！　　　　　　　　　・−−−
−−・−（７）ｈＦｌ１２＝ｈＦｍｌ　＋Δｈ　ｙｖａ
　　　　　　　　　　　　　　　　　−・”　・・・（
８）としてΔｈｒｗがどのようなものか（５）〜（８）
式を用いて求めると次式で表わされる。

電流増幅率ｈ　ｒｔ　（１であり、（９）式は、Δｈ、
にが正の値を持っていることを示しているのでＩＣ２＞
Ｉｃ１とみたのは正しく、また、ｈ、閣、）１１ｙ璽１
であることは疑いがない。

さて、（４）式に電流増幅率ｈ　ｖｔｔ＋　ｈ　を鳶ｚ
　’ａ：代入すると、 ＢＶｃｓａ１＝　ＢＶｃｍｏ雪とスル（！：　ＢＶｃｍ
ｏｌ）　ＢＶｃｇｏｚとなり、本発明によれば、コレク
ターベース間耐圧Ｂ　Ｖ　ｃ　ｍ　ｏ　とともにコレク
ターエミッタ間耐圧Ｂ　Ｖ　ｃ　ｗ　ｏ　も高くできる
ことが分る。

以上述べたように、ＩＳすなわち０ＣＡＳ１１を流れる
リーク電流がトランジスタ作用をもたらすベース電流と
なる第４図のトランジスタではベース・コレクタ間耐圧
ＢＶｃ−ｏは高くなっても、エミッタ・コレクタ間耐圧
ＢＶｃｇｏ＋はかえって低下してしまうという問題を生
じる。これに対し、本発明では第１図に示したように０
ＣＡＳＩＩがペース電極７と接触せず、エミッタ電極７
とチャネルカット電極９と直結する構造となっているの
で０ＣＡ８１１　ｔ−流れるリーク電流Ｉｓが引き起こ
すトランジスタ作用によるエミッタ・コレクタ間耐圧Ｂ
　Ｖ　ｃｇｏ　　の低下は防止できる。

第５図は、本発明の第２実施例を示し、第５図（ａ）、
　（ｂ）はそれぞれ第１図（ｂ）、　（Ｃ）に相当する
。

第５図に示す符号１〜１１は第１図に示すものと同一物
を示すが、半導体基体２００のｐイー２層２０表面に選
択的に高不純物濃度のｐ゛層１２が挿入されているとこ
ろに特徴がある。通常ｐパー１層２を選択拡散で形成す
れば表面で不純物濃度が高く、内部に向うにつれて不純
物濃度は低くなるが、エミッタ・ベース間耐圧を高くし
たり、トランジスタの動作状態すなわちオン・オフ特性
を良好なものにするためにはｐペース層２の不純物濃度
は低い方が良い場合がある。つまりエミッタ・ベース間
のｐｎ接合で絶縁膜１０と接するｐベース層２の不純物
濃度を低くするとエミッタ・ベース間耐圧Ｂ　Ｙ　ｍ　
ｓ、ｏは高くでき、ｎ０工ミツタ層１直下でのｐペース
層２の不純物濃度を低くすると特に大電流のＩｃのとこ
ろでのｈｆｌｌの増大をもたらしスイッチング性能を良
くする場合がある。

ところが、ｐペース層２の表面ではｎｐｎ）ランジスｐ
がバンチスルー降伏を起こさないようできるだけ不純物
濃度は高くする方が良い。

したがって第５図に示したように内部では不純物濃度を
低くし、表面の一部のみ高くする９９層１２を付加すれ
ばベース・コレクタ間耐圧ＢＶｃａ。

は一層高くなって本発明の特長はさらに発揮できる。

第６図は第５図に示した本発明の第２実施例の変形にな
る第３実施例であり、第６図（ａ）、　ｊｂ）はそれぞ
れ第５図（ａ）、　（ｂ）に対応しており、符号の意味
は第５図と同じである。

第６図と第５図との相違点は半導体基体３００上のｎエ
ミッタ電極６がｐペース層２とｎコレクタＩ＠３からな
るｐｎ接合が絶縁膜１０と接触している部分を越えて、
チャネルカット電極９側に近づけ該ｐｎ接合全体をエミ
ッタ電極６で覆っていることである。第６図においてエ
ミッタ嗜コレクタ両電極６，８間に電圧Ｖｃｇを印加し
ても　ｎ　＋エミッタ層１とｐベース層２からなるｐｎ
接合に加わる電圧は略々エミッタ・ベース接合の内蔵電
位Ｖｂ＋程度でありエミッタ電極６とｐベース層２との
間で考えられる電界効果作用による第２図で説明したｐ
ベース表面の反転現象もしくは空乏化現象を伴うことは
なく、シたがってｎｐｎ）ランリスクにおいてｐベース
層２のパンチスルーによる耐圧低下は防止できる。第６
図で示した高不純物濃度の９９層１２は原理的にはなく
てもさしつかえないがあれば一層耐圧向上、信頼性向上
に寄与するものでおる。

次に発明者等の実験結果により、本発明による構造がエ
ミッタ・コレクタ間耐圧Ｖ　ｃ　ｔ　ｏＯ高耐圧化に効
果があることを説明する。

第７図は本発明の第６図に示した構造と第４図に示した
構造を有するトランジスタのエミッタ・コレクタ間ｉｔ
　圧Ｂ　Ｖ　ｃ　ｔ　ｏ　、　ヘース拳コレクタ間耐圧
ＢＶｃｓｏ　を示したものである。本発明に用いる０Ｃ
Ａ８の形成には常圧の下でペルジャーの内に置いたサセ
プタ上に試料をのせて、亜酸化窒素ＮｚＯとモノシラン
５ｆＨａを熱分解することによって、基板温度が６５０
Ｃで成長させたものである。そのときの原料ガス比（γ
＝　Ｎｚ　Ｏ／　８１Ｈ４）と耐圧の関係をみたもので
ある。第４図、第６図に示したｉランリスクのｎコレク
タ層３の抵抗率は３６ΩΦαでろゐ。

第７図が示すようにベース・コレクタ間耐圧Ｂ　Ｖ　ｃ
　ｍ　ｏは曲線人が示すように、第４図、第６図のトラ
ンジスタとも変わらないが、第４図のトランジスタでは
曲線Ｂで示すようにｒの値が小さいとＳ　Ｉ　ＰＯＳ　
１１の抵抗が下がり、０ＣＡＳ１１を流れるリーク電流
Ｉｌが多くなり、リーク電流Ｉｓによってもたらされる
トランジスタ作用によってエミッタ・コレクタ間耐圧Ｂ
Ｖｃｇｏは犬きく低下する。このことは（４）、　（６
）式及び第４図を用いて詳細に説明したのでここでは省
略する。本発明によれば曲線Ｃで示すようにエミッタ・
コレクタ間耐圧ＢＶｃｇｏはリーク電流Ｉ１１によるト
ランジスタ作用による耐圧低下を起こさず、シリコン内
部で決定されるエミッタ・コレクタ間耐圧ＢＶｃ冨ｏ　
となυ各ｒに対するエミッタ・コレクタ間耐圧ＢＶＣＫ
Ｏとベース・コレクタ間耐圧ＢＶｃａｏの割合はほぼ等
しくおおよそＢＶｃｇｏ／ＢＶｃｍｏ＝０．８となった
。この結果、本発明によればベース・コレクタ間耐圧Ｂ
ＶｃｌＯ、エミッタ曽コレクタ間耐圧はＢＶｃｚｏとも
に高くなる優れた特徴を発揮できることが理解されよう
。

次に本発明をサイリスタに適用した例について述べる。

第８図はアノード側エミッタ接合が短絡されているゲー
トターンオフサイリスク（ＧＴＯ）に適用した第４実施
例であり、第８図（ａ）はカソード側からみた平面電極
パターン、同図（ｂ）は（ａ）におけるＣ−Ｃ部所面図
である。

第８図において半導体基体４００はｐｎｐｎ４層構造で
、＠歯状のｎ“エミツタ層２１、ｎベース層２２、ｎベ
ース層２３、ｐエミッタ層２４、ｎ“短絡層２５ｐ４層
３２を有し　ｎ　４ｓ工ミツタ層２１にカソード電極２
６、ｎベース層２２にゲート電極２７、ｐエミッタ層２
４とｎ１短絡層２５にアノード電極２８がそれぞれ設け
られている。

その他の符号は第１図に記載したものと同様である。０
ＣＡ８１１はチャネルカット電極９を介してｎベース層
２３と接続されている。これは、ｎベース層２３がｎ０
短絡Ｊｍ２ｓを介してｐエミッタ層２４、アノード電極
２８と実質的に等電位となるためである。

第８図の構成からなるＧＴＯの阻止状態の動作について
説明する。

ゲート電極２７を開放にしたまま、アノード電極２８が
正、カソード電極２６が負になるようアノード電圧Ｖム
にを印加する。ｎ　＋短絡層２５、ｎベース層２３、ｎ
”チャネルカット層５は同導電形のｎ”　ｎｎ”接合に
なっており、阻止状態つまり少数キャリヤがｎ９工ミツ
タ層２１、ｐエミツタ層２４からｎベース層２２、ｎベ
ース層２３に注入されない状態においては上記ｎ”　ｎ
ｎ”層は略々等電位となる。言い換えればアノード電極
２８と等電位電極９とは同電位である訳でアノード電圧
ＶＡには等電位電極９とカソード電極２６間に印加され
ていると考えてよい。そのようなアノード電圧ＶＡＩが
印加されていると０ＣＡＳ１１を流れるリーク電流工８
はチャネルカット電極９からカソード電極２６へ流れ込
みゲート電極２７へ流れ込むことはない。従って１０エ
ミッタ層２１、ｎベース層２２、ｎベース層２３からな
るｎｐｎトランジスリスはリーク電流工８によっては動
作しないので、第１図のところで詳細に説明したように
ｎｐｎ）ランリスタ作用による耐圧低下を起こさないこ
とは明らかである。また、アノード・カソード両電極２
８．２６間に立上りの急峻な電圧ｄ　ｖ　／　ｄ　ｔが
加わった時、リーク電流ＩＩ＋はカソード電極２６へ直
接流れ込むため、リーク電流工８によって誤点弧を起す
ことはない。ターン−オン、ターン・オフ時に、ゲー　
ト・カソード両電極２７，２６間に加えられるゲート信
号は０ＣＡＳ１１を介して流れることはないので、ター
ン・オン、ターン・オフ両特性は低下しない。

第９図は他のサイリスタに本発明を適用した第５の実施
例について示す。この応用例ではユニサーフェス屋のサ
イリスタを例にしている。第９図（ａ）はカソード電極
２６がおる面からみた平面パターン、（ｂ）及び（Ｃ）
はそれぞれ（ａ）のＤ−Ｄ部所面＜−Ｅ−Ｅ部断面を示
す。

第９図において半導体基体５００はｐエミッタ層２４が
カソード面に露出しその部分と０ＣＡＳＩＩが第２のア
ノード電極８２により接続されている。

他の符号は第８図に記載したものと同様である。

第９図に示した例の動作について説明する。

ゲート電極２７を開放にしておき、アノード電極２８が
正、カソード電極２６が負となるアノード電圧ＶＡＫＩ
が印加された場合、すなわちこのサイリスタに順方向く
電圧が印加された阻止状態についてみると、Ｖｈｔｌは
ｎベース層２２とｎベース層２３からなるｐｎ接合Ｊ２
に印加されており空乏層はｐｎ接合Ｊ２から主にｎベー
ス層２３へと拡がる。第２のアノード電極８２の端８２
．を上表面でｐエミッタ層２４とｎベース層２３からな
るｐｎ接合Ｊ１の露出端を跨ぐようく形成しておけば第
２のアノード電極８２はフィールド・プレートとして働
き、上記空乏層は第２のアノード電極８２の端部８２．
を超えることはなくｎベース層２２、ｎベース層２３、
ｐエミッタ層２４からなるｐｎｐ部がパンチスルーする
ことはない。

しかも本発明の第１図及び第８図で説明したのと同様に
、０ＣＡＳ１１は第２のアノード電極８２とカソード電
極２６とに直結しており、ゲート電極２７と接触してい
ないことから、０ＣＡＳ１１を流れるリーク電流Ｉ８が
ｎ０工ミツタ層２１、ｎベース層２２、ｎベース層２３
からなるｎｐｎ　）ランリスタ作用を引き起こさないの
で、理想的なｎｐｎ　）ランジスタ部の耐圧を確保でき
る。また、アノード電極２８が負、カソード電極２６が
正となるようなアノード電圧■ム区２が印加されている
場合、すなわちこのサイリスタに逆方向に電圧が印加さ
れた阻止状態でも順方向での阻止状態で説明したのと同
様の効果があり、本発明は順方向および逆方向弁阻止で
きるサイリスタに適用できることが明白である。

第１０図は第９図に示した順方向、逆方向共に阻止能力
をもつユニサーフェス型サイリスタの変形になる第６実
施例を示す。第９図（ａ）はカンード側平面パターン、
（ｂ）、　（Ｃ）はそれぞれ（ａンのＦ−Ｆ。

Ｇ−Ｇ両断面部を示している。

第９図に示した実施例と大きく異なるところは半導体基
体６００がｎベース層２３の表面においてｐｎ接合Ｊ１
．Ｊｚからほぼ等距離に位置する箇所にｎ０チヤネル力
ツト層５ｔ−設けていることでおる。ｔ＋このｎ９チヤ
ネル力ツト層５の上の絶縁膜ｌＯの一部に開孔部１００
が設けられ０ＣＡＳＩＩとｎ４″チヤネル力ツト層５が
接触していることである。尚、第９図に示したものと同
一物には同一符号を付けである。

第１０図に示したサイリスタにおける動作について説明
する。まず、順阻止状態、すなわちゲー上電極２７を開
放にしたままアノード電極２８が正、カソード電極２６
が負となるアノード電圧ＶＡｔ１が印加されている場合
について説明する。

ｐｎｎ接合部は順バイアス、ｐｎｎ接合部は逆バイアス
されており、ｐエミッタ層２４、ｎベース層２３、ｒｌ
”チャネルカット層５からなるｐ　ｎ　ｎ”構造でのｐ
エミッタ層２４とｎ１チヤネル力ツト層５間の電位差は
Ｊｌ接合におけるｐｎ接合部での内蔵電位Ｖｂ＋（ζ０
．７　Ｖ　）であり、アノード電圧■ム区１はほとんど
ｐｎｎ接合部に印加されているとしてよ）。このことを
言い換えるとアノード電圧ＶＡ［１はｐベース層２２、
ｎベース層２３、ｎ０チヤネル力ツト層５からなるｐｎ
ｎ”ダイオード部に逆バイアスされているとみなすこと
ができ、実質的にｐエミッタ層２４とｎ“チャネルカッ
ト層５０間に位置するｎベース層２３０表面は空乏層と
はならず中性領域となっている。この中性領域となる表
面のｎペース幅は広くしておけば横方向でのｐｎｐ　ｈ
ランジスタ部の電流増幅率は小さくすることができるの
で　ｎ　＋チャネルカット層５とｎ“エミツタ層２１の
間で０ＣＡＳ１１中をリーク電流工■が流れても横方向
でのＰｎｐ）ランリスタ作用による耐圧低下を防止する
ことができる。また第１図に説明したような本発明の効
果は第１０図に示しているように、０ＣＡ８１１を流れ
るリーク電流Ｉｓがｐベース層２２を通過しないのでｎ
ｐｎ）ランリスタ動作による耐圧低下がリーク電流Ｉｓ
Ｋよって加速されないことは明白である。また、アノー
ド電極２８が負、カソード電極２６が正となるようなア
ノード電圧■ムＥｌが印加されている場合、すなわちこ
のサイリスタに逆方向に電圧が印加された逆阻止状態に
おいては逆バイアス接合がｐｎｎ接合部であるだけで、
頴阻止状態における動作と同様の効果がある。

第１１図は第１０図に示したサイリスタの変形による第
７実施例で、第１１図（ａ）はカソード側平面パターン
、（ｂ）、　（Ｃ）はそれぞれ（ａ）のＨ−Ｈ断面部、
Ｉ−Ｉ断面部を示している。半導体基体７００のｎ０チ
ヤネル力ツト層５にチャネルカット電極９が接触してい
る。またチャネルカット電極９は第２のアノード電極８
２と接触している０ＣＡＳ　１１とカソード電極と接触
している０ＣＡＳ１１とにそれぞれ接している点が第１
０図の実施例と異っている。基本的な動作については第
１０図で説明したのと同様であるのでここでは詳細は略
すが、第２アノード電極８２とカソード電極２６のほぼ
中間の距離に位置する０ＣＡＳＩＩの電位ｆｔｎ”チャ
ネルカットＮ５と同一するものでｎ６エミツタ電極２６
、ゲート電極２７、第２アノード電極８２の形成方法と
同時に行えるという利点がおる。

第１２図は双方向サイリスタに適用サイリスタに適用し
た第８実施例で、第１２図（ａ）、（ｂ）は第１図（ｂ
）（Ｃ）に相当する。

半導体基体８００はｎ＋エミッタ層４１、ｐイー３層４
２、ｎベース層４３、ｐエミツタ層４４、第２のｎ＋エ
ミッタ層４５、ｎ”補助エミツタ層４６を有し、ｎ“エ
ミツタ層４１とｐベース層ｊ４２にＴ１電極４７、ｐエ
ミツタ層４４と第２のｎ＋エミッタ層４５にＴ！電極４
８、ｐイー３層４２とｎ９補助工ミツタ層４６にグー）
を極４９が設けられ、ｐエミツタ層４４は上主表面に露
出して第２のＴ３電極５０が設けられている。半導体基
体８００の上主表面で各電極が設けられていない部分は
絶縁膜１０で覆われている。そして、Ｔｔ電極４７と第
２のＴ！電極５００間の絶縁膜１０上に本発明に従って
０ＣＡＳ１１が設けられている。

第１２図の双方向サイリスタはユニサーフェイス・セン
ターゲート構造であり、ｐｎ接合Ｊ工。

Ｊｚで順逆両方向の電圧をそれぞれ阻止する。

０ＣＡＳ　１１はｐイー２層４２、ｎベース層４３、ｐ
エミツタ層４４のｐｎｐ３層間に跨って設けられている
から、ＴＩ電極４７とＴ２電極４８の間にいずれが正電
位となる電圧が加わっても、０ＣＡＳ　１１を流れるリ
ーク電流Ｉｍのトランジスタ作用に伴う耐圧低下の問題
は生じない。また、第８図に示す実施例で説明したのと
同様な理由により急峻な立上り電圧ｄｖ／ｄｔが加わっ
ても誤点弧する゛ことはない。

以上説明したように、本発明はトランジスタ、サイリス
ク、ゲートターンオフサイリスタ、双方向サイリスタ等
制御電極が設けられる半導体基体がｐｎｐ″またけｉｐ
ｎの３層以上の６徨の半導体装置に適用できるものであ
り、実施例における導電型を反転させたものにも適用が
可能である。

抵抗材料シートとして、実施例では０ＣＡＳを挙げたが
、その他、半絶縁性の８ＩＰ０８等、抵抗材料ならなん
でも良い。

以上、本発明によれば高耐圧が得られることについて説
明したが、高温逆バイアス寿命試験により、耐圧、リー
ク電流、電流増幅率等の特性値の安定性をみたが、大き
な変動はみられず、また、プレッシャークツカー試験や
高温高湿放置試験により耐湿性の変化をみたが特性変化
はみられず、信頼性の高いものであることが認められた
。

〔発明の効果〕

以上説明したように、本発明によれば、高耐圧化、高信
頼化を図ることができる半導体装置を得ることができる
。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す図、第２図。 第３図は第１図に示すトランジスタの動作の説明図、第
４図は従来技術に従って作ったトランジスタを示す図、
第５図〜第１２図はそれぞれ本発明の第２実施例〜第８
実施例を示す図である。 １・・・ｎ０工ミツタ層、２・・・ｐベース層、３・・
・ｎコレクタ層、４・・・ｎゝコレクタ層、５・・・ｎ
ゝチャネルカット層、６・・・エミッタ電極、７・・・
ベース電極、８・・・コレクタ電極、９・・・チャネル
カット電極、１０・・・絶縁膜、１１・・・酸素を含む
アモルファスシリコン膜。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体がその１対の主表面間に導電型が順次異
   なる少くとも３個の半導体層を有し、両最外層に１対の
   主電極が低抵抗接触され、中央の半導体層に制御電極が
   低抵抗接触され、半導体基体の露出表面に表面安定化用
   絶縁膜が設けられる半導体装置において、上記絶縁膜上
   に上記各主電極と実質的に等電位な半導体層と電気的に
   接続して抵抗材料シートを設けたことを特徴とする半導
   体装置。 ２、上記特許請求の範囲第１項において、抵抗材料シー
   トは半絶縁性の酸素を含む非晶質シリコン層および多結
   晶半導体層の一種であることを特徴とする半導体装置。 ３、上記特許請求の範囲第１項において、中間層には抵
   抗材料シートが設けられる一主表面で高不純物濃度層が
   設けられていることを特徴とする半導体装置。 ４、上記特許請求の範囲第１項において、抵抗材料シー
   トは、両最外層に設けた電極を介して両最外層と接続さ
   れ、両電極は各最外層が中間層と形成するｐｎ接合の半
   導体基体表面への露出端を越えて設けられていることを
   特徴とする半導体装置。 ５、上記特許請求の範囲第１項において、各半導体層は
   全て半導体基体の一主表面に露出し、第一主電極は一主
   表面で一方の最外層に低抵抗接触し、第二主電極は他方
   主表面で他方の最外層に低抵抗接触し、制御電極は上記
   一主表面で中間層に低抵抗接触していることを特徴とす
   る半導体装置。 ６、上記特許請求の範囲第１項において、半導体基体は
   ｐｎｐｎ４層構造であることを特徴とする半導体装置。 ７、上記特許請求の範囲第１項において半導体基体はｐ
   ｎｐｎ４層構造で、第一主電極は一方の最外層、制御電
   極は上記一方の最外層に隣接する中間層そして第二主電
   極は他方の最外層とその隣接中間層にそれぞれ低抵抗接
   触していることを特徴とする半導体装置。