JPS6111987A

JPS6111987A - 固体化レコ−ダ装置

Info

Publication number: JPS6111987A
Application number: JP59131687A
Authority: JP
Inventors: Isao Kobayashi; 功小林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-06-26
Filing date: 1984-06-26
Publication date: 1986-01-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、情報信号をデジタル化データに変換して半
導体記憶装置（以下メモリという）に記憶させる固体化
レコーダ装置に係り、特にメ毫り容量の節減を図るよう
にしたものに関する。

〔発明の技術、的背景とその問題点〕

近時、情報信号の記録媒体として、ＩＣ（集積回路）メ
モリを使用するようにした、固体化レコーダ装置が開発
されてきている。この固体化レコーダ装置は、情報信号
をデジタル化データに変換し、リアルタイムでＩＣメモ
リに記録再生するようにしたもので、従来のテープやデ
ィスク等を記録媒体とするものに比して、テープ走行や
ディスク回転のための各種メカニズムが不要で純回路的
に構成することができ、音質等を高品位に保ち、しかも
データ検索の即時性が向上する等、種々の利点を有して
匹あものである。

ところで、上記のような固体化レコーダ装置にあって、
特に肝要なことは、工Ｃメ七りの容量を大幅に増大させ
ることなく、いかに長時間の記録再生を行なうようにす
るかということである。この点に関し、近年では、デジ
タルデータ処理技術の向上や、大容量ＩＣメモリの開発
等によって、ある程度の記録再生時間は雫保できるよう
になったものの１．まだまだ実用上十分な記録再生時間
を有しているとはいえないものであるＯそこで、現在では、無信号時にデータをＩＣメモリに書
込まないようにして、メモリ容量の節減を図ル、ひいて
は長時間記録再生に寄与させようとする、いわゆるポー
ズスキ、プなる手段が考えられている。しかしながら、
このよう女ポーズスキップ手段では、再生時に無信号部
分が削除され有信号部分が連続して再生されるため、記
録時の時間に対する忠実性が損なわれるという問題を有
している。

〔発明の目的〕

この発明は上記事情を考慮してなされたもので、無信号
時にデータをメモリに書込まないようにしてメモリ容量
の節減を図り長時間記録再生に寄与させるとともに、再
生時には記録時と同じ無信号期間を再現することができ
、記録時と再生時との時間的忠実性を損なわないように
し得る極めて良好な固体化レコーダ装置を提供すること
を目的とする。

〔発明の概要〕

すなわち、この発明に係る固体化レコーダ装置は、デジ
タル化データを所定長のブロック毎に分割し連続するブ
ロックのデータの一致不一致を判別する比較手段と、こ
の比較手段から不一致出力が発生された状態で前記デジ
タル化データをメモリに書込む第１のデータ制御手段と
、前記比較手段から一致出力が発生された状態で前記メ
モリにマーカデータを書込みその後前記メモリに対する
データの書込みを停止させる第２・のデータ制御手段と
、前記比較手段から一致出力が発生されている間前記ブ
ロック数を数えるカウント手段と、前記比較手段の出力
が一致不一致に代わった状態で前記カウント手段のカウ
ント値を前記メモリに書込むｔｓ３のデータ制御手段と
よりなる記録部を備えるとともに、前記メモリからデジ
タル化データを読出す読出し手段と、前記デジタル化デ
ータを分割したブロックに対して時間的に対応するクロ
°、り信号を発生するクロック発生手段と、゛前記メモ
リから前記マーカデータが読出されたことを検出する検
出手段と、この検出手段の出力に応じて前記クロック発
生手段からの出力クロック信号をカウントし該カウント
値が前記メモリに書込まれたカウント値に一致するまで
前記メモリからのデータの読串しを停止させる第４のデ
ータ制御手段とよりなる再生部を備えるようにすること
により、無信号時にデータをメモリに書込まないように
してメモリ容量の節減を図り長時間記録再生に寄与させ
るとともに、再生時には記録時と同じ無信号期間を再現
することができ、記録時と再生時との時間的忠実性を損
わないようにしたものである〇〔発明の実施例〕以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、１１はアナログ情報信号
（音声信号等）の供給される入力端子である。この入力
端子１１に供給されたアナログ情報信号は、フィルタ機
能を有する増幅回路１２により、必要とする周波数帯域
外の周波数成分が遮断され、図示しないサンプルホール
ド回路を介した後、ＡＤ変換回路１３に供給される。

ここで、上記ＡＤ変換回路１３は、例えばＣＶ８Ｄ（Ｃ
ｏｎｔｉｎｕｏｕｓｌｙ　Ｖａｒｉａｂｌｅ　５ｌｏｐ
ｅ　Ｄｅｌｔａｍｏｄ　）方式のデルタ変調を行なうデ
ジタル変調器であり、外部からのクロック信号に同期し
て変調動作を行なうものである。すなわち、上記ＡＤ変
換回路１３は、クロックジェネレータ１４から出力され
る第２図（ａ）に示すような音声信号の数倍の周波数を
有する基準りｐツク信号が、クロック入力端ＣＫに供給
されておシ、該基準クロック信号の立上りで入力データ
を取り込み、デジタル化データに変換して、基準クロッ
ク、信号の立下りで出力するものである。つまり、上記
デジタル化データは、基準クロック信号に同期して、ビ
ットシリアルに出力されるものである。そして、上記Ａ
Ｄ変換回路１３から出力されるデジタル化データは、シ
フトレジスタ回路１５．１６にそれぞれ供給される。

一方、前記クロックジェネレータ１４から出力される基
準クロック信号は、ビットブロック生成カウンタ１１及
びビットブロック？−）回路１８にそれぞれ供給されて
いる。このうち、ビットブロック生成カウンタ１２は、
第２図（ｂ）に示すように　上記基準クロック信号の所
定クロックＩｎにＬ（ロー）レベルのノ々ルスヲ発生す
るビットブロック信号を生成して１９、切換回路１９に
出力するものである。ここで、この実施例では、ピット
ブロック信号のパルスは、基準クロック信号の８クロツ
ク毎に１回、つまり上記デジタル化データの８ピツトに
１回発生されるようになっている。すなわち、これは、
データ記録用のＩＣメモリ２０の１ワードのビット数に
対応させているもので、ここでは全容量が１６にビット
で１ワードが８ピツトのＩＣメモリ２０ｔ−用いた場合
について説明するので、８ゼツトに１回パルスが発生さ
れるようにしているものである＠また４、上記切換回路１９は、例えばＪ−にタイプの７
リップフロラ！回路で構成されており、上記ビットブロ
ック信号のＬレベルのパルスが供給される毎に、つまタ
デジタル化データの８ピツト毎に、出力が反転されるも
のである。そして、この切換回路１９からの出力信号は
、上記ピッドブリックｆ−）回路１８及び切換スイッチ
回路２１に、それぞれ供給される。

ここで、上記ビットブロックダート回路１８は、切換回
路１９からの出力信号に応じて、クロックツエネレータ
１４から出力される基準クロック信号を、前記シフトレ
ジスタ回路１５゜１６のクロック入力端ＣＫに選択的に
導くものである。すなわち、例えば、切換回路１９の出
力がＬレベルのとき基準タ日ツク信号をシフトレジスタ
回路１６に導き、切換回路１９の出力がＨ（ハイ）レベ
ルのとき基準クロック信号をシフトレジスタ回路１６に
導くように動作するものでおる。

そして、上記シフトレジスタ回路１５．１６は、そのク
ロック入力端ＣＫに基準クロック信号が供給されると−
１該基準クロツク信号に同期して、前記卸変換回路１３
から出力されるデジタル化データをシリアルに取シ込む
とともに、８ビツトパラレルに出力するものである。た
だし、シフトレジスタ回路１５．１６は、基準クロ。

り信号の供給が停止されたときｔ／ｃは、それ以前に取
シ込んだデータを保持出力しているものである。

このため、今、Ｄ変換回路１３から出力されたデジタル
化データを、第２図（ｅ）に示すように、ビットブロッ
ク信号の°パルス毎に８ピツトづつ仮想的に区切り、区
切られた８ビ、トのデータをビットプロ、クデータＤｎ
　（ｎは正、の整数）と称することにすると、シフトレ
ジスタ回路１６゜１６には、第２図（ｄ）　＋　（・）
に示すように、交互にビットブロックデータＤｎが取り
込まれることになる。この場合、第２図（ｄ）　、　（
ｅ）から明らかなように、シフトレジスタ回路１５．１
６は、一方が基準クロック信号に基づいてデジタル化デ
ータを取り込んでいる状態では、他方は以前のピットブ
ロックデータＤｎヲ保持出力している。

そして、上記シフトレジスタ回路１５．１６からパラレ
ルに出力されるデータは、データコンパレータ２２及び
前記切換スイッチ回路２１に、それぞれ供給される。こ
のうち、データコンパレータ２２は、両シフトレジスタ
回路１５゜１６からの出力データが一致しているか不一
致であるかを判別するものである。ただし、第２図（ｆ
）に示すように、シフトレジスタ回路１５゜１６の一方
がデジタル化データをシフトしている最中においては、
シフト動作中のシフトレジスタ回路１５まｆｃは１６か
ら基準クロック信号に同期してパラレルにデータが出力
されても、このときのデータコン・ぐレータ２２の出力
（第２図（ｆ）中Ｘ印で示す）は、正規のデータと認め
ない、つまり利用されないようになされている。

すなワチ、データコンパレータ２２は、一方のシフトレ
ジスタ回路１５ｔたは１６に完全に８ピ、ト分のデジタ
ル化データが取り込まれたとき、つ１９ビ、ドブロック
信号がＬレベルになり九時点での両シフトレジスタ回路
１５　、１６からの出力データを比較した結果のみを正
規のデータとして利用されるようになされている。

要するに、データコン／４レータｚ　ｓｔ　ｔｒｘ　、
連ｔｉｃするビットブロックデータ（例えばＤｎとＤｎ
＋１等）が一致しているか不一致であるかを判別し、−
ｉ状ｔｑでＬレベル、不一致状態でＨレベルの検出デー
タを出力するものである。ここで、データ；ンパレータ
２２によりて、連続するビットブロックデータの一致不
一致を判別するということは、取りも直さず、前記入力
端子１１に供給されたアナログ情報信号が、無信号状態
であるか有信号状態であるかを、判別しているというこ
とである。すなわち、無信号状態であれば、ＡＤ変換回
路１３から出力されるデジタル化データはＬレベルが続
くことになるので、データコンパレータ２２で一致が判
別されることによυ、無信号状態と判断されるものであ
る。また、有信号状態であ、れば、連続するビットブロ
ックデータが一致することはまずないと考えられるので
、データコンパレータ２２で不一致が判別されることに
より、有信号状態と判断されるものである。

そして、第２図では、ビットブロックデータＤｎとＤｎ
＋１とが共にＬレベル、つまり無信号状態になった場合
を示している。この九め、データコンパレータ２２から
出力される検出データは、第２図（ｆ）に示すように、
ビットブロックデータＤｎとＤｎ＋１とを比較したとき
だけＬレベルとなっており、それ以外はＨレベルとなり
ているものである。

一方、前記切換スイッチ回路２１は、前記切換回路１９
からの出力信号に応じて、両シフトレジスタ回路１５．
１６から出力されるビットブロックデータを、選択的に
スイッチ回路２３に導くものである。すなわち、この切
換スイッチ回路２１は、前記ビットブロックｆ−）回路
１８と逆に、切換回路１９の出力がＨレベルのときシフ
トレジスタ回路１５から出力されるビットゾロ、クデー
タをスイッチ回路２３ｒｃ導き、切換回路１９の出力が
Ｌレベルのときシフトレジスタ回路１６から出力される
ピットブロックデータ全スイッチ回路２３に導くように
動作するものである。要するに、切換スイッチ回路２１
は、両シフトレジスタ回路１５．１６のうち、基準クロ
ック信号が非供給状態となっている方に保持されている
ビットブロックデータをスイ、チ回路２３に導くもので
ある０このため）切換スイッチ回路２１から出力される
データは、第２図頓に示すように、第２図（ｃ）に示す
デジタル化データよりも１ビツトゾロツクデータ分だけ
遅れた信号となっている。

こ辷で、前記データコンパレータ２２から出力される横
用データは、制御ダート回路２４０制御入力端Ｃ１に供
給されるとともに、オア回路２５を介してワンシ田ット
マルチノ４イブレータ回路（以下前回路という）２６に
供給されている。また、この制御ダート回路２４及びオ
ア回路２５には、前記ビットブロック生成カウンタ１７
から出力されるビアドブロック信号が供給されている。

（−Ｌ、て、今、データコンパレータ２２から出力され
る検出データがＨレベル、つまり有信号状態が検出され
たとすると、まず、オア回路２５の出力は、ピットブロ
ック信号に無関係にＨレベルとなり、このとき前回路２
６は駆動されず、県′回路２６の出力は、第２図（ｈ）
に示すように、Ｈレベルに規定されている。また、上記
制御ダート回路２４は、その制御入力端Ｃ□がＨレベル
になることによシ、第２図（１）に示すように、ビット
ブロック信号をそのまま、ビットブロックカウンタ２７
のクリア入力端ＣＬ、及び前記スイッチ回路２３の制御
入力端Ｃに出力するものである。

ここで、上記ビットブロックカウンタ２７は、８ビツト
出力のカウンタ回路であシ、そのクロック入力端ＣＫに
供給されるビットブロック信号のＬレベル／′ｅルス数
を１〜２５５まで、カウントし得るものである。そして
、このビットブロックカウンタ２７からの出力カウント
値は、検出回路２８及び前記スイッチ回路２３に、それ
゛ぞれ供給、される。また、このビットブロックカウン
タ２２は、そのクリア入力端ＣＬｉＫＬレベルが印加さ
れると、出力がオール「０」にクリアされるものである
。

このため、上記のように、データコンパレータ２２の出
力がＨレベルの場合には、制御ダート回路２４からビッ
トブロック信号がそのまま出力されるので、ビットブロ
ックカウンタ２７は１ビ、ドブ四ツクデータ毎にクリア
される。

したがって、ビットプロ、クカウンタ２７の出力は、第
２図（Ｊ）に示すように、オール「Ｏ」となっている。

一万、上記スイッチ回路２３は、七の制樋入力端ＣがＬ
レベルのときに切換スイッチ回路２３の出力データを前
記ＩＣメモリ２０に導き、制御入力端ＣがＨレベルのと
きにビットプロ、クカウンタ２２からの出力カウント値
ヲＩＣメモリ２０に導くように動作するものである。

このため、ＩＣメモリ２０Ｉ／ｃは、ビワドブロック・
信号のＬレベル期間にのみ切換スイッチ回路２ノの出力
、つまクデジタル化データが導かれる。

ここで、上記制御ダート回路２４の出力（ピ、トブロッ
ク信号）は、アンド回路２９を介して、ＩＣメモリ２０
の書込み制御、端子Ｗに供給されるとともに、アドレス
カウンタ制御回路３０に供給されている。そして、ＩＣ
メモリ２０は、その書込み制御端子ＷがＬレベルのとき
、データを書込むものである。また、アドレスカウンタ
制御回路３０は、記録モードではアンド回路２９の出力
をそのままアドレスカウンタ３１に導くように動作する
。ここで、上記アンド回路２９の出力は、県′回路２６
の出力がＨレベルで゛あるた込、結局制御ダート回路２
４の出力、つまクビットブロック信号となっている。

こ・の・ため１．Ｉ’Ｃメモリ２０は、ビットブロック
信号のＬレベル／臂ルスが発生されたとき、切換スイッ
チ回路２１の出力、つまクデジタル化データが供給され
、かつ書込み状態となされる。また、アドレスカウンタ
３１は、ビ、ドブロック信号のＬレベルパルスをカウン
トして、ＩＣメモリ２０のアドレスをインクリメントす
ることになる。このため、連続するビラトラロックデー
タの不一致状態が継続されている間は、ＩＣメモリ２０
にデジタル化データが８ピツトのピッドブロックデータ
単位、つｔｐワード単位で順次記録されることはな仝・上記のような記録状態で、データコンパレータ２２から
出力される検出データが−Ｌレベル、りまり無信号状態
が検出されたとする。すると、上記制御ダート回路２４
は、その制御入力端Ｃ１がＬレベルになることにより、
第２図（１）に示すように、ピットブロック信号に無関
係にＨレベルを出力するようになる。このため、ビット
ブロックカウンタ２７は、そのクリア入力端ＣＬ１がＬ
レベルとならないので、ピットブロック信号のＬレベル
パルスをカウントし得るようになる。また、スイッチ回
路２３は、ピッドブ０゜クカウンタ２７から出力される
カウント値ヲＩＣメモリ２０に導くようになされている
。

一方、データコンパレータ２２の出力がＬレベルに立下
がったとき、ピットプロ′、り信号もＬレベルに立下が
るので、オア回路２５の出力がＬレベルとなる。このと
き、前回路２６が駆動され、その出力端からは第２図（
ｈ）に示すようなＬレベルのパルスが発生される。この
ため、アンド回路２９からもＬレベルノぐルスが発生さ
れ、このＬレベルパルスの立下りでＩＣメモリ２゜が書
込み状態となされるとともに、該Ｌレベルｉ４ルスの立
上りでアドレスカウンタ３１がインクリメントされＩＣ
メモリ２０のアドレスがインクリメントされるようＫな
る。

ところで、ピットノロツクカウンタ２７は、ビットブロ
ック信号の立上りをカウントするように動作する。この
ため、Ｗ回路２６の出力が第２図（ｈ）に示すように、
Ｌレベルに立下がりＩＣメモＩＪ　ｊ　Ｏが書込み状態
となった時点では、ビ、トノロックカウンタ２７はまだ
カウント値「０」（りまり８ビツトオール「０」）とな
っている。した氷りて、この時点では、ＩＣメモリ２０
には、８ピツトつまり１ワードオール「０」が記録され
ることになる。そして、このときＩＣメモリ２０に記録
され７’ｃｓビ、トオール「０」のデータを、以後マー
カデータと称することにする・また、アンド回路２９か
ら出力されたＬレベルパルスがＨレベルに立上がり、ア
ドレスカウンタ３ノがインクリメントされてから以降は
、アンド回路２９の出力がＨレベルのｔまとなるので、
アドレスカウンタ３１はカウント動作を行なわずＩＣメ
モリ２０のアドレスが進行されなくなるとともに、ＩＣ
メモリ２０が書込み状態になされなくなる。

すなわち、ＩＣメモリ２０は、データコンパレータ２２
の出力がＬレベルになった時点で、マーカデータが記録
され、該マーカデータが記録されたアドレスの次のアド
レスが指定され次状態で書込み動作が停止されるように
なるものである。そして、ピットブロックカウンタ２７
は、データコレノぐレータ２２からＬレベルが出力され
ている間、ビットブロック信号のＬレベルパルスをカウ
ントし、そのカウント値を第２図（ｊ）に示すようにス
イッチ回路２３に出力している。

上記のような無信号入力状態で、有信号入力状態になっ
たとする。すると、データコレノやレータ２２の出力が
Ｈレベルに反転するので、制御ダート回路２４から６は
前述したようにピットブロック信号が出力される。ここ
で、データコンパレータ２２の出力がＨレベルに立上が
った状態では、ビットブロック信号はＬレベルに立下が
っている。このため、アンド回路２９の出力もＬレベル
に立下り、この立下りによってＩＣメモリ２０が書込み
状態となされる。このため、ＩＣメモリ２０には、ピッ
トブロックカウンタ２７の出力カウント値が記録される
ようになる。なお、上記スイッチ回路２３は、その制御
入力端ＣがＬレベルに立下がったとき、ビットプロ。

クカウンタ２７の出力カウント値がＩＣメモリ２０に記
録されるまでの時間遅れをＳりて切換スイッチ回路２１
の出力全ＩＣメモリ２０に導くように切換わるものであ
る。そして、アンド回路２９の出力が再びＨレベルに立
上がったとき、アドレスカウンタ３ノがインクリメント
され、以下前述したように、デジタル化データがワード
単位でＩＣメモリ２０に記録されるようになるものであ
る。

ここで、第３図（ａ）は、　　ＩＣメモリ２０に記録さ
れるデータの内容を示すものである。すなわち、有信号
状態では、デジタル化データが順次記録される。そして
、今、無信号状態となりデータコンパレータ２２の出力
がＬレベルになって、アドレスＡｎにマーカデータが書
込まれたとする。

すると、ＩＣメモリ２０は、次のアドレスＡｎ　＋　１
が指定された状態で待機される。そして、無信号状態か
ら有信号状態になりデータコンパレータ２２の出力がＨ
レベルになると、上記アドレスＡｎ＋ＩＫビットグロッ
クカウンタ２７のカウント値が記録され、以下再びデジ
タル化データが記録されるようになるものである。

また、無信号状態が長く継続され、ビットブロックカウ
ンタ２７の出力カウント値が８ビツトオール「１」（＝
２５５）となると、このオール「１」出力を検出回路２
８が検出して、検出信号を制御ｆ−）回路２４０制御人
カ端Ｃ３に出力する。すると、制御ダート回路２４は、
Ｌレベルのノクルス信号’ｅ、１つのビットブロック長
を越えない時間内で、２回出方する。このため、第１の
Ｌレベルパルスの立下りでＩＣメモリ２゜が書込み状態
となり、ビットブロックカウンタ２７の出力カウント値
（８ビ、トオール「１」）が書込まれるとともに、第１
のＬレベルＡ？ルスの立上りでＩＣメモリ２ｏのアドレ
スがインクリメントされ、かつビットブロックカウンタ
２７の出力が８ビツトオール「ｏ」にクリアされる。

そして、引続き、第２のＬレベルパルスの立下りで再び
ＩＣメ−ｅす２Ｑが書込み状態となり、ピ、トブロ、ク
カウンタ２７の出力（８ビツトオール「０」）がマーカ
データとしてＩＣメモリ２゜に書込まれるとともに、第
２のＬレベルパルスの立上りでＩＣメモリ２０のアドレ
スがインクリメントされ、かつビットブロックカウンタ
２７がクリアされる。その後、ビットブロックカウンタ
２７のカウント値が再びオール「１」になると、前述し
たように制御ダート回路２４から再び２回Ｌレベルパル
スが発生され、上記と同様の動作が繰り返されるもので
ある。

このため、無信号状態が長く継続されたときには、第３
図（ｂ）に示すように、マーカデータとオール「１」デ
ータとが交互にＩＣメモリ２０に記録されるようになる
ものである。

次に、再生動作について説明する。この場合、まず、固
体化レコーダ装置を再生状態とするための図示しないス
イッチを操作する。すると、第１図に示すスイッチ３２
が図示の位置に切換えられる。このため、スイッチ回路
２３．制御ダート回路２４．ｙ回路２６及びピットブロ
ックカウンタ２７は、そのクリア入力端ＣＬが接地レベ
ル（Ｌレベル）となるため、非動作状態となり、特にス
イッチ回路２３の出力端はＩＣメモリ２０からのデータ
の読出しを考慮して、例えばフローティング状態となさ
れる。また、ＩＣメモリ２０は、その図示しない読出し
制御端子に読出し要求信号が供給されることにより、読
出し状態となされる。

ここで、前記ビットブロック生成カウンタ１７から出力
されるビットブロック信号は、再生時ビットブロックカ
ウンタ３３及び前記アドレスカウンタ制御回路３０に、
それぞれ供給されている。そして、アドレスカウンタ制
御回路３゜は、再生時において、ビットブロック信号を
アドレスカウンタ３１に導くように動作する。このため
、アドレスカウンタ３ノはビットブロック信号のＬレベ
ルパルスをカウントし、ＩＣメモリ２０のアドレスをイ
ンクリメントする。

そして、ＩＣメモリ２０から読出されたデジタル化デー
タは、シフトレジスタ回路３４でビットブロック信号に
同期してパラレルに取り込まれ、前記クロックジェネレ
ータ１４から出方される基準クロック信号に同期（てシ
リアルにＤＡ変換回路３５に出方される。このＤＡ変換
回路３５は、デルタ復調を行なうデジタル復調器であシ
、そのクロック入力端ＣＫに基準°クロック信号が供給
されていて、基準クロック信号の立下シでデ／　／　ル
化データを取）込み、アナログデータに変換して、基準
クロック信号の立上夛で出方するものである。そして、
上記ＤＡ変換回路３５がら出力されるアナログデータは
、フィルタ機能を有する増幅回路３６及び出力端子３７
を介して、図示しないアナログ再生系に供給されるもの
である。

上記のような再生状態で、ＩＣメモＩ）２ｏがらマーカ
データが読出されたとする。ここで、ＩＣメモリ２０の
出方データは、８人カオア回路３８を介して、前記再生
時ビットブロックカウンタ３３及びセ、ドーリセットフ
リ、ｆフロ、ｆ回路（以下５ＲＦＰ回路という）３９の
セット入力端Ｓに供給される。そして、ＩＣメモリ２ｏ
がらマーカデータが読出されると、８人カオア回路３８
の出力がＬレベルとなり、このとき、再生時ビットブロ
ックカウンタ３３が駆動され、５ＲＦＰ回路３９がセッ
ト状態となされる。

このうち、再生時ビットグロックカウンタ３３は、駆動
状態でまずクリアされ、次にビットブロック信号のＬレ
ベルパルスをカウントして、そのカラシト値を８ビツト
パラレルに再生時データコンパレータ４０の一方の入力
端に出力するものである。また、５ＲＦＰ回路３９は、
セット状態で、アドレスカウンタ制御回路３ｏに対゛し
てアドレスカウンタ３１を１つだけインクリメントさせ
てカウント動作を停止させるように作用する。このため
、ＩＣメそり２ｏは、マーカデータの記録されているア
ドレスの次のアドレス（前記ピットグロ、クカクンタ２
２０カウント値が記録されている）が指定された状態で
８アドレスの進行が停止される。

そして、ＩＣメモリ２０から出力されたカウント値は、
上記再生時データコソノ４レータ４ｏの他方の入力端に
供給される。ここで、上記シフトレジスタ回路３４は、
マーカデータが供給されたことを検出して、以後マーカ
データとそれに続くカウント値の後にＩＣメモリ２ｏか
らデータが読出されるまで、マーカデータをラッチして
ＤＡ変換回路３６に出方するものである＠このため、前
記アナ冒グ再生系からは、無信号が再生されて出力され
ている。そして、再生時データコンパレータ４Ｑは、再
生時ビットブロックカウンタ３３がら出方されるカウン
ト値とＩＣメモリ２０から出力されたカウント値とを比
較し、。

両者が一致したとき、ａＲＦＦ回路３９をリセット状態
とする。すると、アドレスカウンタ制御回路３０は、通
常の再生時と同様にビットブロック信号をアドレスカウ
ンタ３１に導くように動作し、ＩＣ）モリ２ｏからのデ
ータ読出しが行なわれるようになる。そして、ＩＣメそ
り２ｏからデータ読出しが行なわれると、シフトレジス
タ回路３４はマーカデータに代えてＩＣメモリ２゜から
、Ｏｒ−タをｗカするようになムことに通常再生が行な
われるものである。

また、工Ｃメ七り２０に第３図（ｂ）に示すように、マ
ーカデータとオールｒｌＪのカウント値とが交互に記録
されている場合には、再生時データコンノやレータ４０
で一致検出が行なわれ５ＲＦＰ回路３９がリセット状態
になり、ＩＣメモリ２０からのデータ読出しが再び開始
されると、再びマーカデータが出力されることになるの
で、以後上記と同様な動作が繰シ返されるので、結局デ
ータ記録時に存在した無信号時間が再生時にも再現され
るようになるものでおる。

したがりて、上記実施例のような構成によれば、　　Ｉ
ＣメモＩ）２０の容量の節減を図ることができるととも
に、再生時に記録時と同じ無！号期間を再現することが
できるものである。

また、上記実施例で説明した各回路やカウンタ等の機能
は、統括的に１つのマイクロコンピュータ等で実現させ
るようにすることもできる。

さらに、上記実施例では、アナ幻グ情報信号をデルタ変
調するものについて説明したが、アナログ−デジタル変
換は通常のＰＣＭ　（パルスコードモジ、レーション）
方式を用いてもよいことはもちろんである。この場合、
ＰＣＭ用のＡＤ変換器の出力がビットパラレルのときに
は、シフトレジスタ回路１５．１６ｆｔ複数ピツ）のＤ
タイグアす、プフロッグ回路に置換え、ＡＤ変換器から
のデジタル変換出力をＤタイプフリップフロッゾ回路に
供給する。ｔｆｃ１クロ、クジエネレータ１４の基準ク
ロック信号の周波数を、ＡＤ変換器のサンプリング周波
数と一致させる。さらに、ビットブロック生成カウンタ
１７は不要とな、り、ビットブロック信号はサンプリン
グクーツク信号と共通にする。そして、　ＰＣＭ用ＯＤ
Ａ変換器がビットパラレル入力ならシフトレジスタ回路
３４は不要となる。

一方、ＡＤ変換器の出方がビットシリアルの場合には、
クロックジェネレータ１４の基準クロック信号の周波数
ｔ％Ｄ変換器のサンプリング周波数とし、ビットプロッ
、クグート回路１８にクロックジェネレータ１４の基準
クロック信号に代えて・ＡＤ変換器からのデータ変換ク
ロック信号を供給させるようにする。さらに、ビットブ
ロック生成カウ゛ンタ１７は不要となり、ピックブロッ
ク信号はＡＤ変換器のサンプリングクロック信号と共通
にするようにして行なうことができるものである。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

〔発明の効果〕

したがって、以上詳述したようにこの発明によれば、無
信号時にデータをメモリに書込まないようにしてメモリ
容量の節減を図り長時間記録再生に寄与させるとともに
、再生時には記録時と同じ無信号期間を再現することが
でき、記録時と再生時との時間的忠実性を損なわないよ
うにし得る極めて良好な固体化レコーダ装置を提供する
ことができる。

【図面の簡単な説明】

第１図はこの発明に係る固体化レコーダ装置の一実施例
を示すブロック構成図、第２図は同実施例の動作番説明
するためのタイミング図、第３図は同実施例におけるＩ
Ｃメモリの記録状態を説明するための図である。１１・・・入力端子、１２・・・増幅回路、１３・・・
Ｄ変換回路、１４・・・クロックジェネレータ、１５゜
１６・・・シフトレジスタ回路、１７・・・ピットブロ
ック生成カウンタ、１８・・・ビットブロックダート回
路、１９・・・切換回路、２０・・・ＩＣメモリ、２１
・・・切換スイッチ回路、２２・・・データコンノ臂レ
ータ、２３・・・スイッチ回路、２４・・・制御ダート
回路、２５・・・オア回路、２６・・４■回路、２７・
・・ピットブロックカウンタ、２８・・・検出回路、２
９・・・アンド回路、３０・・・アドレスカウンタ制御
回路、３１・・・アドレスカウンタ、３２・・・スイッ
チ、３３・・・再生時ピットブロックカウンタ、３４・
・・シフトレジスタ回路、３５・・・ＤＡ変換回路、３
６・・・増幅回路、３７・・・出力端子、３８・・・８
人カオア回路、３９・・・５ＲＦＦ回路、４０・・・再
生時データコンノ奇レータ。

Claims

【特許請求の範囲】

　デジタル化データを所定長のブロック毎に分割し連続
するブロックのデータの一致不一致を判別する比較手段
と、この比較手段から不一致出力が発生された状態で前
記デジタル化データを半導体記憶装置に書込む第１のデ
ータ制御手段と、前記比較手段から一致出力が発生され
た状態で前記半導体記憶装置にマーカデータを書込みそ
の後前記半導体記憶装置に対するデータの書込みを停止
させる第２のデータ制御手段と、前記比較手段から一致
出力が発生されている間前記ブロック数を数えるカウン
ト手段と、前記比較手段の出力が一致から不一致に代わ
つた状態で前記カウント手段のカウント値を前記半導体
記憶装置に書込む第３のデータ制御手段とよりなる記録
部を備えるとともに、前記半導体記憶装置からデジタル
化データを読出す読出し手段と、前記デジタル化データ
を分割したブロックに対して時間的に対応するクロック
信号を発生するクロック発生手段と、前記半導体記憶装
置から前記マーカデータが読出されたことを検出する検
出手段と、この検出手段の出力に応じて前記クロック発
生手段からの出力クロック信号をカウントし該カウント
値が前記半導体記憶装置に書込まれたカウント値に一致
するまで前記半導体記憶装置からのデータの読出し出を
停止させる第４のデータ制御手段とよりなる再生部を備
えてなることを特徴とする固体化レコーダ装置。