JPS61120245A - 桁上げ保留伝搬加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般的に２進数に対する算術演算を行う装置、
特に桁上げ保留（ｃａｒｒｙ−ｓａｖｅ（Ｃ８））伝搬
（ｐｒｏｐａｇ’ａｔ　ｔｏｎ）加算器に関する。

過去においては多数の組合わせ論理ゲートを使用した標
準的形態に基づいて２進加算器が与えられた。その時代
に期待されていた物理的大きさが得られたから当時はこ
のような形態のもので満足できたが、デジタル回路にお
ける最近の傾向は特定の算術関数（ａｒｉｔｈＩｌｌｅ
ｔｉｃ　ｒｕｎｃｔｌｏｎ）を与えるに必要な組合せ論
理ゲート数を最小にすること、特定の算術関数を与える
に必要な全体的な物理的領域を減少させること、算術演
算が達成される速度を増大することを重視している。高
い回路密度が求められるにつれてより一層効率のよい回
路が必要となる。

従来の２進加算回路におけるこれら及び他の問題と不利
点は本発明の２進加算器により克服される。本発明は２
進データの第一及び第二ビ・ソトと２進データの桁上げ
ビットとの桁上げ保留演算及び桁上げ伝搬演算の双方を
与える。本２進加算器は２進データの第一及び第二ビッ
トを受信してこれら第一及び第二ビットの排他的論理和
である出力を与えるべく結合される第一論理装置を含む
。

この第一論理装置はこれら第一及び第二ビ・ントの否定
論理和である出力を与える装置を含む。桁上げ保留命令
及び桁上げ伝搬命令に応答し、かつ桁上げ保留ビットと
桁上げ伝搬ビットを受信して桁上げ保留命令の下では桁
上げ保留ビットを出力するが桁上げ伝搬命令の下では桁
上げ伝搬ビットを出力するように結合された、第一マル
チプレクサ装置が与えられる。第一論理装置に結合され
、がつ２進データの第一及び第二ビットのうちの一つを
受信すべく結合された、かっこの２進データの桁上げ保
留ビットを受信して該第一論理装置の出力の論理状態に
応じて桁上げ保留出力として第一及び第二ビットの一方
又は桁上げ保留ビットを与えるようにされた、第二マル
チプレクサ装置も含まれる。前記の第一論理装置及び第
一マルチプレクサ装置に結合され、加算器の和出力を与
える第二論理装置が与えられる。この場合、この和出力
は第一論理装置の出力と第一マルチプレクサ装置の出力
の排他的論理和である。最後に、桁上げ伝搬出力′装置
が与えられるが、これらは第一論理装置に結合され、桁
上げ伝搬ビットを受信する。この桁上げ伝搬出力装置は
前記否定論理和装置及び第一論理装置の出力の論理状態
に応じて桁上げ伝搬ビット又は予定の論理状態のいずれ
かを桁上げ伝搬出力として与える。

本発明によれば上記構造を与えるに必要な組合せ論理ゲ
ートの数は先行技術のそれよりも著しく減少される。こ
の減少の理由の一部は、組合せた論理部分が桁上げ伝搬
加算及び桁上げ保留加算の機能にまたがって共用されて
いることによる。

桁上げ保留出力を発生する多重化構造を利用することに
よりさらに上の減少を図ることができる。

本発明によれば、桁上げ伝搬機能又は桁上げ保留機能の
いずれかを与えることも、先行技術に比して同様に簡単
化できる。したがって本発明の桁上げ保留部分と先行技
術のそれとを比較すると、本発明の構造によりより小型
の物理的寸法と少数の構成素子とで済むことが判明する
。本発明の桁上げ伝搬部分についても同じことが言える
。

本発明の好ましい実施例では、選択されるべきデータの
通る信号路内にトランジスタスイッチを配置することに
より、第一及び第二マルチプレクサ装置が与えられる。

このトランジスタスイッチに制御信号を印加することに
より、データがマルチプレクサの出力へ通過されたか、
又はそれを阻止されたかが決定される。

また本発明の好ましい実施例では、電力必要性を最小に
し、かつ本発明の実現を簡単にするため、金属酸化物半
導体が利用される。このことにより任意の寄生的又はタ
ーンオン容量もしくはターンオフ容量が克服されるよう
に、選択されたデータ路が事前に負荷（ｐｒｅｃｈａｒ
ｇｅ）される。

したがって本発明の目的は先行技術のものに比して少数
の部品を有する２進加算器を与えることである。

本発明の別の目的は桁上げ保留及び桁上げ伝搬機能を含
み、そのような機能が共通の論理回路を共用するように
された２進加算器を与えることである。

本発明のもう一つの目的は、加算されるべき加算器入力
ビットの排他□的論理和に応じて、桁上げ保留入力の論
理状態又は被加算加算器入力ビットの一つの論理状態の
いずれかとして桁上げ保留出力が選択される、桁上げ保
留機能及び桁上げ伝搬機能付きの２進加算器を与えるこ
とである。

これらのみならず、本発明の他の目的、特徴、及び利点
は本発明に関する以下の詳細な説明と添付図面により直
ちに理解されよう。

第１図は２進全加算器を与える先行技術の回路構成を示
す。図かられかるように、組合せ論理ゲートはこのよう
な構成を必要とする。これには二つの排他的論理和ゲー
ト、二つのＡＮＤゲート、及びＯＲゲートが含まれる。

排他的ＯＲゲートは、それら自身しばしば多数の組合せ
論理ゲートで与えられる。

第２図ないし第４図を参照すると、本発明は排他的ＯＲ
ゲートに関連して桁上げ保留機能と共に全加算機能を達
成するため、マルチプレクサ及び簡単なスイッチを利用
することが了解されよう。

従前の加算器と本発明により与えられる加算器との間の
成分数の相異は以下の節で述べる第５図を考察すると理
解される。

一般的に本発明の２進加算器は二つの排他ＯＲブロック
（２２）　（２４）を使用する。排他的ＯＲブロック（
２２）はその入力（２Ｂ）（２ｇ）に、二つの２進ビッ
ト即ち演算されるべき加算器人力Ａ及び加算器入力Ｂを
受信する。排他的ＯＲブロック（２２）の出力（３０）
はこれら加算器入力ビットの排他的論理和である論理レ
ベルを与える。

また、これら入力ビットの否定論理和である論理状態を
与える出力も、この排他的ＯＲブロック（２２）により
与えられる。第２図の排他的ＯＲブロック（２２）は必
要な排他的ＯＲ機能を与える一方法を示しており、これ
によって否定論理和出力も与えることができる。ＮＯＲ
ゲート（３４）及びＡＮＤゲート（３７）は共に加算器
入力ビット（Ａ、Ｂ）を受信する。ＮＯＲゲート（３Ｂ
）はＮＯＲゲート（３４）及びＡＮＤゲート（３７）の
出力を受信する。ＮＯＲゲート（３６）は排他的ＯＲブ
ロック（２２）の排他的論理和出力（３０）を与える。

ＮＯＲゲート（３４）は否定論理和出力（３２）を与え
る。

排他的ＯＲブロック（２２）の出力（３０）は排他的′
ＯＲブロック（ＸＯＲ）　（２４）と、ゲート（４０）
と、マルチプレクサ（ＭＩＪＸ）　（４２）の制御入力
とに結合される。

排他的ＯＲブロック２２の出力（３０）から得られる論
理レベルはゲート（４０）及びマルチプレクサ（４２）
の状態を制御する。

マルチプレクサ（４２）は加算器入力データピットの一
方、今の場合は入力Ｂ１と線（４４）上の桁上げ保留入
力を受信する。マルチプレクサ（４２）は排他的ＯＲブ
ロック（２２）の出力が論理ルベルにあるときは常に、
その出力端に桁上げ保留入力状態を与える。排他的ＯＲ
ブロック（２２）の出力が論理０レベルにあるときはマ
ルチプレクサ（４２）はその出力として加算器入力ビッ
トＢを与える。

ゲート（４０）は桁上げ伝搬入力（４６）と桁上げ伝搬
出力（４８）の間のデータ路を制御する。排他的ＯＲブ
ロック（２２）が論理ルベルを出力するときは、ゲート
（４０）は桁上げ伝搬出力（４８）に桁上げ伝搬入力（
４６）を接続する。逆に、排他的ＯＲブロック（２２）
の出力が論理０であれば、桁上げ伝搬入力（４６）は桁
上げ伝搬出力（４８）に結合されない。

桁上げ伝搬出力（４８）はゲート（４０）が開又は閉で
あるかにより制御されるのみならず、ゲート（５０）の
状態によっても制御される。第２図かられかるように、
ゲート（５０）は桁上げ伝搬出力（４８）に接続し、排
他的ＯＲブロック（２２）の出力（３２）によって制御
される。桁上げ伝搬事前負荷線（９２）は桁上げ伝搬出
力（４８〉が論理１状態に事前負荷されるのを可能にす
る。出力（３２）に論理ルベルがあると、ゲート（５０
）は桁上げ伝搬出力（４８）を論理Ｏレベルに強制移行
させる。出力（３２）に論理θレベルがある場合、ゲー
ト（５０）は桁上げ伝搬出力（４８）を事前負荷するこ
とのみ行う。それ数桁上げ伝搬出力（４Ｂ）の状態は、
ゲート（４０）が作動され、かつ桁上げ伝搬入力（４６
）上に論理Ｏがある場合のみ、変化する。

第２図中央上方には、マルチプレクサ（５２）が桁上げ
伝搬入力ビット（線４６）及び桁上げ保留入力ビット（
線４４）を入力として受信する様子が示されている。マ
ルチプレクサ（５２）は線（５４）上に受信された桁上
げ伝搬加算命令及び線（５Ｂ）上に受信された桁上げ保
留加算命令によって制御される。いずれの命令が主張さ
れているかに応じてマルチプレクサ（５２）はその出力
端に桁上げ伝搬入力ビット又は桁上げ保留入力ビットの
いずれかを与える。

マルチプレクサ（５２）の出力は排他的ＯＲブロック（
２４）の入力（５８）に接続されることが示されている
。

排他的ＯＲブロック（２４）はかくしてその出力端（６
０）に、マルチプレクサ（５２）の出力と排他的ＯＲブ
ロック（２２）の出力との排他的論理和を表わすレベル
を与える。この出力が本発明の和出力（６ｏ）である。

最後に、本発明の桁上げ保留出力（６２）はシフトレジ
スタ（６４）経由のマルチプレクサ（４２）の出力とし
て確定される。シフトレジスタ（６４）は本発明の好ま
しい実施例では、乗算方式の一部として桁上げ保留加算
演算を与えるに必要な適当なシフトと遅延を与えるため
のものである。

第３図を参照すると、本発明の桁上げ保留回路を簡単化
したものが、本桁上げ保留構造をより明確に例示するた
めに示されている。この図では桁上げ保留演算のための
制御（ＣＴＲＬ）線（５６）が働いており、かつマルチ
プレクサ（５２）が桁上げ保留入力を線（４４）から排
他的ＯＲブロック（２４）の入力（５８）に与えている
ことが仮定されている。

桁上げ保留モードでは、桁上げは後刻の利用のため、次
の高次加算器ブロックへ伝搬されずに、当該加算器ブロ
ック内に保持される。演算に際して、排他的ＯＲブロッ
ク（２２）及び排他的ＯＲブロック（２４）は協同して
加算器の和出力（ＢＯ）を確定するが、マルチプレクサ
（４２）は（１）加算器入力ビットの一つ又は（２）桁
上げ保留入力ビットのいずれかを選択し排他的ＯＲブロ
ック（２２）の出力の関数として桁上げ保留出力を与え
る。

概念上は、適当な桁上げ保留出力を選択するためにマル
チプレクサ（４２）を使用できる。排他的ＯＲブロック
（２２）の出力が論理１であるとき、桁上げ保留出力の
論理状態は桁上げ保留入力の論理状態のみによって決定
される。したがってマルチプレクサ（４２）は、その制
御入力に印加された論理レベルが論理１であるときは、
その出力状態として線（４４）からの論理状態を選択す
るように構成される。

同様に、排他的ＯＲゲート（２２）の出力が論理０であ
る場合は、加算器入力が同一でありまた桁上げ保留出力
の論理状態が加算器入力のいずれか一方の論理状態のみ
によって決定される。

例えば加算器人力（Ａ）及び人力（Ｂ）が両方共に論理
ルベルにある場合、桁上げ保留入力が何であるかに拘ら
ず論理１の桁上げ保留出力が与えられる。この場合、桁
上げ保留入力は和出力（６０）の論理状態を実行するだ
けである。逆に加算器入力（Ａ）及び入力（Ｂ）が共に
論理０である場合は、桁上げ保留入力が論理ルベルにあ
っても、桁上げ保留出力には論理１状態が全く生じない
。

したが？て排他的ＯＲブロック（２２）の出力はマルチ
プレクサ（４２）に対するいかなる入力を、その必要な
出力のために選択すべきかを制御する。桁上げ保留出力
選択機能を与えるためにマルチプレクサを利用すること
により、本発明の２進加算器を与えるに必要な組合せ論
理ゲートの数を実質的に倹約できる。

第４図、を参照すると本発明の桁上げ伝搬演算が簡単化
して示されている。前と同様、適当な機能制御線、即ち
この場合第２図の桁上げ伝搬加算制御線（５６）、が働
いており、その結果、マルチプレクサ（５２）は排他的
ＯＲブロック（２４）の入力（５８）に適当な信号を与
えていることが仮定されている。

この場合の背景として、桁上げ伝搬モードでは加算器ブ
ロックは加算器人力ビット（Ａ、Ｂ）と桁上げ伝搬入力
ビットを受信している。桁上げ伝搬入力ビットの論理状
態は、加入されるデータの次の下位ビットに対する加算
器ブロックの加算演算の結果により決定される。次に桁
上げ伝搬入力ビットと加算器入力ビット（Ａ、Ｂ）とが
加算されて、出力（６０）における和出力と出力（４８
）における桁上げ伝搬出力を発生する。この桁上げ伝搬
出力はそれから加算器ブロックの次の高次段へ伝搬する
ことが許される。

前と同様に排他的ＯＲブロック（２２）及び排他的ＯＲ
ブロック（２４）は和出力（６０）を与える。

この桁上げ伝搬出力はゲート（４０）（５０）を通過さ
れるが、これらゲートは排他的ＯＲブロック（２２）の
出力（３０）と排他的ＯＲブロック（２２）の論理ＮＯ
Ｒ機能の出力（３２）とによって制御されている。

概念上、排他的ＯＲブロック（２２）の出力が論理１で
あり、したがってゲート（４０）をして線（４Ｂ）を線
（４８）に接続せしめているときは、桁上げ伝搬出力の
論理状態は桁上げ伝搬入力（４Ｂ）によって決定される
こと、そして実際、桁上げ伝搬入力（４Ｇ）の論理状態
に一致すること、が証明できる。

他方、排他的ＯＲブロック（２２）の出力が論理Ｏであ
るときは桁上げ伝搬論理出力の論理状態は入力ビット（
Ａ、Ｂ）の否定論理和に関連づけられる。

たとえば、もしも入力ビットＡ及びＢが共に論理状態Ｏ
であれば、桁上げ伝搬入力ビットの論理状態の如何に拘
らず、桁上げ出力はあり得ない。入力ビット（Ａ、Ｂ）
の否定論理和が論理１状態であることに注目されたい。

この論理１状態がゲート（５０）に印加されると、ゲー
ト（５０）は桁上げ伝搬出力（４８）を論理θレベルに
強制移行させるように作動する。

逆に、人力（Ａ、Ｂ）が共に論理１状態にあると論理１
の桁上げ伝搬出力が生ずる。ゲート（５０）は、加算演
算の前に桁上げ伝搬出力（４８）を論理ルベルに事前負
荷する事前負荷回路（６６）を含む。この事前負荷動作
は桁上げ伝搬事前負荷線（９２）の働きに、より行なわ
れる。排他的ＯＲブロック（２２）の出力（３２）が論
理Ｏであると、この事前負荷状態が残留され、桁上げ伝
搬入力（４６）に論理Ｏレベルがあり、かつゲート（４
０）が作動状態にあると、負荷解除される。本例では加
算器人力（Ａ、Ｂ）が共に論理１状態にあるときゲート
（４０）が機能抑止される。

したがって桁上げ伝搬出力（４８）は論理ルベルに留ま
る。

第５図をここで参照しつつ本発明の構造を詳細に説明す
る。第５図は本発明に基づいて構成された４ビット桁上
げ保留伝搬加算器を示す。本発明の好ましい実施例では
、桁上げ保留伝搬加算器はマイクロ符号によって制御さ
れるようになっている。図示したように第５図の加算器
は、付加したい各ビット毎にブロック（６８）内の回路
を反復することにより、かつそれら付加ブロックを第５
図に示すようにブロック（７０）　（７２）　（７４）
に接続することにより、任意ビット数の演算にまで拡張
できる。

第５図ではここで説明しておいた方が良いいくつかの記
号が使用されている。図の左上のｒＴＪ形記号（７６）
は装置の電源に対する接続を表わす。

その記号のすぐ下の２本の鉛直平行線で一方が他方より
短く、水平線で垂直に部分されている記号は、トランジ
スタゲートを示す。この記号、例えばゲート（７８）は
この図中どこでも、上記二分線上の信号により作動され
ると、長い方の線に沿って信号路を与えるトランジスタ
スイッチを表わす。

ゲ・−）　（７ｇ）の下方には矢印（８ｏ）が示されて
いる。

この記号は共通の回路を表わす。

回路の他の部分又は例えばブロック（７０）　（７２）
（７４）等の他の加算器ブロックに、特定の線が接続さ
れるときは、そのような接続はその線が接続する測定素
子まで延長することとする。たとえばｃ、ｓ、　　シフ
ト（０，５）と記された線（８８）はゲート（８２）に
接続し、さらに加算器ブロック（７ｏ）内の回路に至り
、さらに加算器ブロック（７２）に至り、最後に加算器
ブロック（７４）内の回路に接続する。したがって第５
図の右下方を参照すると桁上げ保留出力線は加算器ブロ
ック（６８）　（７０）　（７２）　（７４）まで延び
てそれらの中のある部分に接続していることが示されて
いる。

同様にして桁上げの連鎖（ｃｈａｉｎ）が、桁上げ伝搬
出力ｃｐｏ、ｃｐｏ　　　、ｃｐｏ　　　等ヲ通Ｎ　　
　　　　　Ｎ−Ｉ　　　　　　　Ｎ−２る桁上げ信号の
伝搬を制御するトランジスタ（４ｏ）等の被制御ゲート
を通じて、ブロック（７０）（７２）（７４）まで延び
ていることが図示されている。

第５図の左上を参照すると第２図ないし第４図に関して
説明した制御線及び桁上げ伝搬入力線に加えて多数の制
御線が示されている。線（８４）は「事前負荷（２）３
）における桁上げ」と記されている。この線は線（４６
）に桁上げ一人信号（ｃａｒｒｙ−１ｎｓｉｇｎａｌ）
を実際に印加する前にノード（１６）を事前負荷せしめ
る信号を受信する。前に述べたように、金属酸化物半導
体構造が本発明の加算器を与えるに使用されるときは、
このデータ路内の選択されたノードを事前負荷すること
が加算器回路の速度を増大させるに役立つ。事前負荷さ
れた線の負荷解除は、初め論理０ポテンシヤルにある線
に負荷を与えるより一層迅速に達成できる。桁上げ伝搬
入力路ではノード（■６）は論理１状態に事前負荷され
、もしも線（４６）の桁上げ伝搬入力の論理状態が論理
０であると負荷解除される。

記号（２，３）は機械サイクルＴの小分割を指す。

本発明の好ましい実施例では期間Ｔの内に８個のそのよ
うな小分割がある。これらはＯから７まで符番されてい
る。下の説明では小期間１は期間Ｔ内の第一小期間であ
り、小分割０はその内の最後の小期間であると理解され
たい。したがって線（８４）は小期間２及び３の開作動
されてその期間、桁上げ伝搬入力回路の事前負荷を起こ
す。第６図及び第７図を参照し、「タイミング」と記さ
れた波形を参照されたい。これらは機械周期Ｔの小分割
を小期間に分ける図解である。

線（８６）はｒｃ、ｓ、事前負荷（２）」と記されてい
る。これは、桁上げ保留出力にマイクロ符号から負荷解
除の旨の適当な論理状態が印加されたときに小期間（２
）の間この出力に起こる負荷解除に、対応する。したが
って小期間（２）の間、第５図に示す加算器ブロックの
バンク（ｂａｎｋ）内のすべての桁上げ保留（Ｃ，Ｓ、
）出力が負荷解除される。

線（８８）はｒＣ，Ｓ、　　シフト（０，５）　Ｊと記
されている。これは小期（０）及び小期間（５）の間、
シフトレジスタの出力に情報をシフトせしめる。シフト
レジスタ（６４）に対する制御線である。線（９ｏ）は
ｒｃ、ｓ、　　シフト（４，７）　Ｊと記されている。

この線はシフトレジスタ（６４）をして小期間（４）及
び小期間（７）の間、シフトレジスタにデータをシフト
せしめる。

最後に、線（９２）はｒＣ，Ｐ、ＣＴＲＬ（２，３）　
Ｊと記されている。この線は本発明が桁上げ伝搬モード
にあるときに作動される。第５図かられかるように、線
（９２）に印加された信号もまた排他的ＯＲブロック（
２２）（７）　Ｎ　ＯＲゲート（３４）及びＮＯＲゲー
ト（３Ｂ）で受信される。これによって出力（３２）及
び（３ｏ）がそれぞれ事前負荷小期間（２）　（３）の
間、機能抑止される。さらにこのことにより装置（４０
）（１１４）がこの期間、オフとなりノード（１２）の
事前負荷を可能にする。

本発明が桁上げ保留モードにあるときは、線（９２）は
周期Ｔの全期間、作動しないままでいる。

第５図かられかるようにノード（１２）の論理状態は桁
上げ伝搬出力（４８）の論理状態を決定する。

第５図の右上部を参照する。桁上げ保留出力及び和出力
に加えて、本発明の加算器はまた、反転された「桁上げ
一前方注意」出力を与える。この出力は各ブロック（７
０）　（７２）　（７４）から与えられ、加算器が桁上
げ伝搬モードにいるとき加算器における桁上げの伝搬を
高速化を助けるだめの桁上げ前方注意回路によって利用
されるよう意図されている。

ここでマルチプレクサ（４２）を参照すると、このマル
チプレクサは２個のトランジスタスイッチ（９４）（９
６）で構成されていることがわかる。トランジスタスイ
ッチ（９４）は加速器入力ＢＮの、ノード（１８）への
印加を制御する。トランジスタスイッチ（９６）は線（
４４）の桁上げ保留人力の、ノード（１ｇ）への印加を
制御する。トランジスタスイッチ（９４）は排他的ＯＲ
ブロック（２２）から来る反転論理状態によりて制御さ
れるが、トランジスタスイッチ（９Ｂ）は排他的ＯＲブ
ロック（２２）の出力によつて直接に制御される。かく
して入力信号、すなわち加算器人力（ＢＮ）又は桁上げ
保留人力、の一方のみが一時にシフトレジスタ中に伝搬
する。

マルチプレクサ（５２）も同様に構成されるが、ただ桁
上げ保留加算命令及び桁上げ伝搬加算命令がそれぞれ独
立な線（５４）　（５Ｂ）に印加される点が異なる。こ
の場合、線（５Ｂ）上の桁上げ伝搬命令がトランジスタ
（９８）を制御し、このトランジスタがさらに排他的Ｏ
Ｒブロック（２４）の入力（５８）中に桁上げ伝搬入力
信号を指向する。同様に、線（５４）上の桁上げ保留命
令はトランジスタスイッチ（１００）を制御し、このト
ラジスタが桁上げ保留入力（線４４）を排他的ＯＲブロ
ック（２４）の入力（５８）に移送する。

シフトレジスタ（６４）はトランジスタスイッチ（８２
）（１０２）　、インバータ（１０４）　（１０Ｂ）及
び事前負荷装置（１０ｇ）によって形成される。

上述したように事前負荷装置（１０ｇ）は桁上げ保留加
算器回路の初期設定の際に桁上げ保留事前負荷線（８６
）の制御の下に桁上げ保留出力を負荷解除する。インバ
ータ（１０４）はトランジスタスイッチ（１０２）の制
御の下にマルチプレクサ（４２）の出力信号を受信する
。トランジスタスイッチ（１０２）はさらに桁上げシフ
ト線（９０）によって制御される。したがって小期間（
４）　（７）の間、トランジスタスイッチ（１０２）は
マルチプレクサ（４２）の出力をインバータ（１０４）
の入力に接続すべく作動される。インバータ（１０４）
はこれに印加される信号を反転し、その信号をトランジ
スタスイッチ（８２）の制御の下にインバータ（１０Ｂ
）の入力に与える。トランジスタスイッチ（８２）は作
動されるとインバータ（１０４）の出力をインバータ（
１０Ｂ＞の入力に印加する。

シフトレジスタ（Ｂ４）はかくしてマルチプレクサ（４
２）から逐次的に得られる２ビツトの情報を、小期間（
４）　（５）　（６）（７）（０）の間に桁上げ保留出
力ヘシフトする。

最後に、第５図の中央部を参照すると、桁上げ伝搬回路
がより詳細に説明されている。第２図に関して前述した
ように、桁上げ伝搬入力（４６）から受信された桁上げ
伝搬信号は排他的ＯＲブロック（２２）の出力状態に応
じて桁上げ伝搬出力（４８）に送られる。トランジスタ
スイッチ（４０）は桁上げ伝搬線（１１０）に沿って桁
上げ信号の伝搬を制御する。

排他的ＯＲブロック（２２）の出力が論理０であるとき
、線（１１０）沿いのデータ路はトランジスタスイッチ
（４０）によって開にされる。他方、排他的ＯＲブロッ
ク（２２）の出力が論理１であるときはトランジスタス
イッチ（４０）は線（１１０）に沿って連続性を保持す
る。

排他的ＯＲ機能（２２）の出力が論理Ｏであるときは桁
上げ伝搬出力の状態はゲート（５０）及び事前負荷回路
（６６）によって決定される。ゲート（５０）はＮＯＲ
ゲート（３４）からの出力（３２）によって制御される
。前に述べたように、事前負荷回路（６６）は各周期Ｔ
の小期間（２）　（３）の間、ノード（１２）を論理ル
ベルに事前負荷する。これはこれら２小期間の間、ノー
ド（１２）が電源に接続されるようにトランジスタスイ
ッチ（１１２）を作動させることにより行なわれる。

事前負荷期間（２）（３）の間、ＮＯＲゲート（３４）
は論理Ｏレベルを採る。これは、ＮＯＲゲート（３４）
がその入力の一つとして線（９２）即ち桁上げ伝搬制御
事前負荷線、の上の論理状態を受信するからである。小
期間（３）の後、ＮＯＲゲート（３４）の出力は加算器
入力（Ａ）及び加算器入力（Ｂ）の論理状態によって制
御される。排他的ＯＲブロック（２２）の出力は、加算
器入力（Ａ）が加算器入力（Ｂ）に等しいとき、即ち両
者共に論理１状態又は共に論理０状態であるとき、常に
論理Ｏとなる。

加算器入力（Ａ）及び加算器入力（Ｂ）の双方が論理１
状態にあるとき、トランジスタスイッチ（４０）はオフ
であり、ＮＯＲゲート（３４）の出力は論理０である。

したがって出力（１２）は論理０状態となり、トランジ
スタスイッチ（１１４）が作動されるのを阻止する。ト
ランジスタスイッチ（１１４）は共通回路へのノード（
１２）の接続を制御する。トランジスタスイッ＋　（４
０）は開なので、ノード（１２）は、トランジスタスイ
ッチ（１１４）が能動されるときのみ論理θレベルに負
荷解除される。他の場合にはすべて、トランジスタスイ
ッチ（１１２）による事前負荷に続いて、ノード（１２
）が論理ルベルにとどまる。

他方、加算器人力（Ａ）及び加算器入力（Ｂ）が共に論
理Ｏレベルにあると、トランジスタスイッチ（４０）は
オフであり、ＮＯＲゲート（３４）の出力は論理ルベル
となる。このことによってトランジスタスイッチ（１１
４）が能動され、従ってノード（１２）が負荷解除され
て論理Ｏレベルに負荷解除される。

前述したように、このことにより正しい論理出力レベル
が桁上げ伝搬出力（４８）に与えられる。

ここで第６図及び第７図を参照して本発明の動作を詳述
する。第６図は、桁上げ伝搬モードにあるときの本発明
の動作を示し、第７図は桁上げ保留モードにある間の本
発明の動作を図示する。

第６図を参照すると、図の左部分は各波形とそれが現れ
る線を確定している。実線は論理０状態を示し、他方斜
線を付されたブロックは論理１状態を示す。「××」付
きのブロックは機能抑止された状態を示し、「？」付き
のブロックは未知状態を示す。最後に語句付きのブロッ
クはその指示されたデータソースにより確定される論理
値を有する。この未知の状態は前期の加算器状態が必ず
しも確定される必要がなく、それ故現在時の説明を簡単
にするため、ここに使用されている。

桁上げ伝搬動作 期間Ｔ１の間、加算器は桁上げ伝搬モードにあり、即ち
桁上げ伝搬制御線（５６）が論理ルベルにあり、論理ル
ベルの「桁上げ伝搬−人」（「桁上げ一人４６」を参照
）、論理値１の「加算器入力（Ａ）Ｊ（ｒ加算器入力（
Ａ）　２６Ｊ参照）、及び論理値０の「加算器人力（Ｂ
）　Ｊ　　（ｒ加算器入力（Ｂ）　２８Ｊ参照）がある
。

Ｔｌ／ｌ／開期間） 小期間１の間、桁上げ伝搬−入線（４６）上には論理ル
ベルがあり、桁上げ伝搬制御線（５Ｂ）が論理ルベルに
あり、加算器入力（Ａ）（２Ｂ）及び加算器人力（Ｂ）
（２８）が未知である。前期ＴＯが未知状態である。と
仮定されている。ノード（ｔｏ）　（１２）　（１４）
（１６）及び和−出（６０）及び前方注意出力（１１Ｇ
）の論理状態はすべて未知である。

Ｔｌ／ｌ／開期間） 小期間（２）の間、桁上げ事前負荷線（８４）が能動さ
れ、桁上げ伝搬−入線（４６）が機能抑止され桁上げ伝
搬事前線（９２）が能動される。加算器入力（Ａ）及び
加算器入力（Ｂ）は共にこの期間未知であることが図示
されている。その理由は、本発明の好ましい実施例では
時期が小期間（２）　（３）中であるからである。この
場合、現加算器入カ値が設定されており、安定でいられ
るからである。従ってこの図解の目的上、加算器入力（
Ａ）及び加算器入力（Ｂ）は共に、期間（２）の間、未
知と記されている。

この時点で、ノード（１ｏ）は論理０レベルを採る。

このことの理由は、桁上げ伝ＷＩ（Ｃ，ｐ、）制御（Ｃ
ＴＩ？Ｌ）線（９２）が論理ルベルにあり、これがＮＯ
Ｒゲート（３４）、即ちノード（ｉｏ）、の出力を論理
０レベルとさせるからである。

ノード（１６）はこの時間、論理ルベルにある。

その理由は桁上げ伝搬入力線（４６）が機能抑止され、
桁上げ一人事前負荷線（８４）が能動されるがらである
。したがって電源（７６）が負荷ノード（１６）を論理
ルベルに負荷される。

この期間中、ノード（１４）は論理０レベルにある。

これは桁上げ伝搬制御線（９２）が論理ルベルにあり、
かつＮＯＲゲート（３Ｂ）の入力に接続されているから
である。このことからＮＯＲゲート（３６）の出力、即
ち線（３０）及びノード（Ｉ４）は論理０レベルをとる
。

この期間中、ノード（１２）は論理ルベルにある。

なぜならばＮＯＲゲート（３４）の出力すなわちノード
（１０）は論理θレベルにあり、したがってトランジス
タスイッチ（１１４）を能動させないからであり、また
桁上げ伝搬制御線（９２）が論理ルベルにあってトラン
ジスタスイッチ（１１２）を能動させているからである
。ノード（１２）はしたがってこのノードを論理ルベル
に事前負荷するべく、電源に接線されている。

この期間中、ノード（１８）は加算器入力（Ｂ）に対応
する値を採る。これは排他的ＯＲブロック（２２）から
の出力の論理θレベルがトランジスタスイッチ（９４）
を作動させるからである。これによって加算器入力（Ｂ
）がマルチプレクサ（４２）のノード（１８）に接続さ
れる。この期間中には加算器入力（Ｂ）は定まっていな
いので、何ら特の論理値は与えられない。

ＴＬ／小期開期間） 桁上げ事前負荷線（８４）は小期間（３）の間、論理ル
ベルに留まり、桁上げ伝搬−入線（４８）は機能抑止さ
れたままであり、さらに桁上げ伝搬線（９２）は論理ル
ベルに留まる。この期間中、加算器入力（Ａ）は論理ル
ベルに安定し、加算器入力（Ｂ）は論理θレベルに安定
していることが図示されている。他の線及びノードはす
べてそれらの前期における値にとどまる。

Ｔｌ／ｌ／開期間） 小期間（４）の間、事前負荷線（８４）の桁上げは論理
０レベルに反転し、桁上げ伝搬−入線（４６）が作動さ
れ、桁上げ伝搬線（９２）に対する事前負荷が論理Ｏレ
ベルに反転する桁上げ伝搬線（９２）に対する自前負荷
が論理Ｏレベルに反転すると、排他的ＯＲブロック（２
２）が作動される。そして排他的ＯＲブロック（２２）
の出力は、加算器入力（Ａ）及び加算器人力（Ｂ）への
排他的ＯＲ演算を表わす論理状態をとる。

同様に、桁上げ事前負荷線（８４）が論理ルベルに反転
すると、線（４６）の桁上げ伝搬−入線（４Ｂ）が作動
され桁上げ伝搬入力線（１１０）の論理状態が設定され
る。

桁上げ伝搬−人が論理ルベルである場合は、インバータ
（１１８）がトランジスタスイッチ（１２０）に論理Ｏ
レベルを印加する。これによって桁上げ伝搬入力線（１
１０）上には論理１状態が維持される。

逆に桁上げ伝搬−大信号が論理０であるときは、インバ
ータ（１１８）はトランジスタスイッチ（１２０）に論
理１状態を印加する。これによって桁上げ伝搬入力線（
１１０）が接地され、したがってこの線を負荷解除し、
線（１１０）上に論理０状態を置く。

小期間（４）の間、第６図に同じく見られることはノー
ド（１６）が論理１状態をとり、ノードク１４）が論理
１状態になることである。ノード（ｉｏ）に関して加算
器入力（Ａ）と加算器入力（Ｂ）の否定論理和は論理Ｏ
である。ノード（１６）に関しては論理ルベルが残る。

何故ならば線（４Ｂ）上の桁上げ伝搬入力信号は論理ル
ベルであり、従ってトランジスタスイッチ（１２０）を
作動させないからである。

ノード（１４）に関して、加算器入力（Ａ）及び加算器
人力（Ｂ）の排他的論理和は論理１であ名。ノード（１
２）に関してはＮ　ＯＲ（３４）の出力（ノード（Ｉ０
）を見よ）が論理０状態であるから、ノード（１２）は
その事前負荷されたままの論理ルベルに留まる。

和出力（６０）は小期間（４）の間、論理Ｏレベルに反
転する。これは排他的ＯＲブロック（２２）からの論理
ルベルと桁上げ伝搬入力（４Ｂ）からの論理ルベル（ノ
ード（１６）を見よ）との排他的論理和が論理０である
からである。

ＴＬ／小期開期間）　（６） 小期間（５）（６）の間、桁上げ伝搬回路は能動しない
。

ＴＬ／小期開期間） 小期間（６）と小期間（７）の間の移行期間中、和出力
（６０）の論理状態は図示してないラッチ回路内に留め
られている。

Ｔｌ／ｌ／開期間） 最後に、小期前（０）からＴ２／小期間（１）への移行
期間中、次の桁上げ伝搬−人が次の下位加算器ブロック
から線（４６）上に受信される。

Ｔ２　／Ｔ３ 第６図もまた期間Ｔ２及びＴ３におけるいろいろの線に
対する波形を示す。期間Ｔ２の間、加算器入力（Ａ）は
論理Ｏレベルにあり、加算器入力（Ｂ）は論理ルベルに
ある。また桁上げ伝搬−人は論理０状態にある。この期
間中の波形を調べるとノー・ド（ｔｏ）　（１２）　（
１４）　（１６）上の信号が変化する様子と、その和出
力及び桁上げ伝搬出力への効果がわかる。

期間（Ｔ３）において、線（４６）上の桁上げ伝搬入力
は反転して論理ルベルに戻り、加算器入力（Ａ）　＆び
加算器入力（Ｂ）は共に論理θレベルをとる。この期間
には、小期間（４）の間、ノード（１２）がノード（ｌ
Ｏ）における論理ルベルの存在によって強制的に論理Ｏ
レベルにされることに注目されたい。また、排他的ＯＲ
ブロック（２２）の出力（ノード（１４））は論理０レ
ベルにあり、したがってトランジスタスイッチ（４０）
を能動させず、かつ桁上げ伝搬入力線（１１０）上の論
理状態が桁上げ伝搬出力（４８）の論理状態に影響する
ことを防止している。

第６図の底部の波形は桁上げ保留制御線、ノード、入力
、出力に関する、桁上げ伝搬演算中の波形を図示するも
のである。この演算中、桁上げ保留線（５４）、桁上げ
保留事前負荷線（８６）、桁上げ保留シフト（２）線（
８８Ｌ桁上げ保留シフト（１）線（９０）、及び桁上げ
保留入力線（４４）はすべて論理ルベルにある。ノード
（１８）の論理状態は排他的ＯＲブロック（２２）の出
力及び加算器入力（ＢＮ）によって決定される。しかし
ながらトランジスタスイッチ（１００）がオフであるの
で（線（５４）を見よ）、ノード（１８）上の論理状態
は排他的ＯＲブロック（２４）の出力に影響しない。ま
たトランジスタスイッチ（１０２）　　（線（９０）を
見よ）が、トランジスタスイッチ（８２）　（線（８８
）を見よ）と同様、オフであるので、ノード（２０）の
状態及び桁上げ保留−出（６２）の状態は未知である。

桁上げ保留動作 ここで第７図を参照して、本発明の桁上げ保留モードを
詳述する。期間Ｔ　からＴ　　が図示さＮ　　　　　　
　Ｎ１１ れている。この図で桁上げ保留制御線（５４）が論理ル
ベルにあることがわかる。ＴＮ／Ｎ／開期間）ないしく
３）の間、加算器入力（Ａ）が論理θレベルにあり、加
算器入力（Ｂ）が論理ルベルにある。

小期間（４）　（５）　（６）（７）及び（０）の間、
加算器入力（Ａ、）及び（Ｂ）は論理ルベルにある。桁
上げ保留入力（線（４４））は期間ＴＮのほとんどすべ
ての間、論理０レベルにある。

時間Ｔ　　／小期間（１）ないしく４）の間、加算ｉ１ 弱入力（Ａ）及び加算器入力（Ｂ）はともに論理ルベル
にあり、小期間（５）　（６）　（７）　（０）の間は
論理θレベルに反転する。線（４４）の桁上げ保留入力
はほとんどすべての期間論理ルベルをとる。

桁上げ保留モードにおいて、線（９２）の桁上げ伝搬に
対する事前負荷は行なわれないことを想出されたい。従
ってここの説明上、桁上げ保留シフト線（８８）、桁上
げ保留シフト線（９０）、加算器人力（Ａ）（２Ｂ）　
、加算器入力（Ｂ）線（２８）桁上げ保留−入線（４４
）、ノード（１４）、　　ノード（１８）、　　ノード
（２０）桁上げ保留出力線（Ｂ２）、和出力線（６０）
、及びラッチに注目する。これらの波形は図の上方に見
出される。

ここの説明の目的上、期間ＴＮの小期間（１）に対する
いろいろの加算器入力信号の値は知られており、したが
ってノード（１４）（１８）の論理状態は知られている
と仮定し、しかし桁上げ保留−出（６２）の論理状態は
未知である程度にノード（２０）の前期論理状態は未知
であると仮定する。この時期はまた、線（４４）の桁上
げ保留入力は論理０レベルにあると仮定する。また、加
算器入力（Ａ）が論理Ｏレベルにあり、かつ加算器入力
（Ｂ）が論理ルベルにあるので、ノード（１４）の排他
的ＯＲブロック（２２）出力は論理ルベルをとる。この
ことによりマルチプレクサ（４２）が桁上げ保留入力線
（４４）の論理値即ち論理Ｏを出力ノード（１８）に対
し、したがってシフトレジスタ（６４）に対し、印加す
る。さらに、ノード（１８）が論理Ｏレベルにありノー
ド（１４）が論理ルベルにあるので和出力（６０）は論
理ルベルをとる。

小期間（２）の間、桁上げ保留事前負荷線（８Ｂ）は桁
上げ保留−出線（６２）に負荷解除を命する。

小期間（３）の間、波形変化は全く起こらな（１゜小期
間（４）の間、桁上げ保留シフト、（線（９０））が能
動される。これによってマルチプレクサ（４２）の出力
から得られる論理値がシフトレジスタ（６４）のノード
（２０）中にシフトされる。したがってノード（２０）
はこの小期間の間、論理θレベルをとることが図示され
ている。この時間、線（Ｂ２）の桁上げ保留出力は不変
に留まる。

小期間（５）の間、加算器人力（Ａ）は論理ルベルに変
化し、桁上げ保留シフト（線（８Ｂ））が能動される。

これによってノード（２０）における論理レベルの反転
値が、インバータ（１０Ｂ）を経由してシフトレジスタ
（８４）の出力にシフトされる。した力くってノード（
２０）は不変に留まることが図示されている。加えて、
線（８２）の桁上げ保留−出力（前期（こ論理Ｏレベル
にあったので、それも不変に留まることが図示されてい
る。さらに加算器入力（Ａ）における変化がノード（１
４）に論理０状態をとらせ、このことがさらにノード（
１８）に加算器入力（Ｂ）の論理状態をとらせる。した
がって和出力（６０）はこの時点で論理θレベルをとる
。

小期間（６）の間、本発明の波形には何の変化も生じな
い。

しかし小期間（７）の間、桁上げ保留シフト（線（９０
））は再び能動されてマルチプレクサ（４２）の出力を
シフトレジスタ（６４）中にシフトさせる。第５小期間
中に加算器入力（Ａ）が変化したので、したがってノー
ド（１８）の論理状態を変化させたので、小期間（７）
の間に新たな桁上げ保留値がシフトレジスタ（６４）中
にシフ□トされる。

最後に、小期間（０）の間、桁上げ保留シフト（線（８
８））が能動されてシフトレジスタ（Ｂ４）中の前記新
たな内部値を桁上げ保留出力（線（６２））　ｉこシフ
トさせる。

本発明の桁上げ保留モードの動作における変化を、期間
Ｔ　　の波形が示している。

ｉ１ 桁上げ保留モードでは二つの加算演算、すなわち、一つ
は第４小期間前のもの、もう一つ（よ第７小期間前のも
の、が行なわれ得ることに注目されたい。

本発明の桁上げ保留加算器部分を以って、−機械サイク
ル期間中に複数の演算が行（１得ることを了解されたい
。上述の説明ではこの一機械サイクル期間に二つの演算
が行なわれた。この代りとし′でデータ入力に加えるべ
きデータを適当に印加することによって、かつ桁上げ出
力用シフトレジスタ（６４）のシフト機能を適当に制御
すること（こよって、−機械サイクル中にこのような演
算を三つ以上行うことができるｇしたがって、本発明の
２進加算器は一機械サイクル中に多数の演算を行うこと
ができる。

図の底部に示した波形はこの桁上げ動作中の制御線の状
態、桁上げ伝搬機能に関連した入力と出力を図解するた
めのものである。これら波形力・られかるように線（４
６）の桁上げは論理Ｏ（ご設定されてノード（１６）を
浮動させる。

上のことから本発明は多様な、しかも効率的な構造を桁
上げ保留伝搬加算器に与えることがわかる。本桁上げ伝
搬機能及び桁上げ保留機能は回路構成に必要な構成成分
数を低減するため、加算器回路の諸部分を共用する。加
えて、組合せ論理ゲートの代りにマルチプレクサが使用
され、新規な方法で回路の全体的部品数をさらに低減し
ている。

そのようなものとして、本発明の桁上げ保留伝搬加算器
には従来の等価な加算器よりも小さな物理的寸法を与え
ることができる。

上記の桁上げ保留構造は乗算演算において特に有効であ
る。第８Ａ図、第８Ｂ図、第９図、第１０図及び第１１
図を参照して、本発明の桁上げ保留伝搬加算器の応用を
説明する。

第８Ａ図は彼乗数語（ＭＣＮＤ）が一時に乗数語（ＭＰ
ＬＲ）の２ビツトを乗算される乗算演算を行うべ（接続
された、本発明の桁上げ保留伝搬加算器のバンクを示し
ている。この桁上げ保留伝搬加算器は左から右へ向けて
最上位ビットから最下位ビットを受信するように配置さ
れている。したがってＣ３ＰＡ（桁上げ保留伝搬加算器
）　（１００）は演算の最上位ビット（ＭＳＢ）を受信
するが、５ビツトが使用されると仮定すると、ＣＳ　Ｐ
　Ａ　（１０８）は演算の最下位ビットを受信する。各
Ｃ５ＰＡは和出力と桁上げ保留出力を与える。各Ｃ３Ｐ
Ａは（Ａ）入力、（Ｂ）入力、および桁上げ保留（Ｃ３
）入力を受信する。桁上げ伝搬構造とは異なり、この桁
上げ保留出力は次の下位ビットすなわち右のＣ３ＰＡに
与えられる。このことの意味は下記の説明で述べる。

第８Ｂ図は被乗数語に一時に３ビツト乗数語を乗算する
ための、本発明のＣ３ＰＡ回路の相互接続を示す。この
構造では、同一のＣ５ＰＡ回路が使用されるが、特定の
Ｃ３ＰＡ回路の桁上げ保留出力は２位置離れた桁上げ保
留伝搬回路の桁上げ保留入力に接続される。したがって
Ｃ５ＰＡ（１１Ｇ）の桁上げ保留出力はＣＳ　Ｐ　Ａ　
（１１４）の桁上げ保留入力に接続される。

一般に乗数語のＮビットが任意の一時期に被乗数に乗算
される場合、特定のＣ３ＰＡ回路の桁上げ保留出力は最
下位ビットに向けて（Ｎ−１）位置ずれたＣ５ＰＡ回路
に与えられる。

ここで第９図を参照して、乗数語の２ビツトが一時に被
乗数に乗算される乗算演算を説明する。

Ｃ５ＰＡブロツク（１２０）は第８Ａ図に示す構造体に
相当する。この乗数語はシフトレジスタ（１２２）に与
えられ、このレジスタはシフト制御線（１２４）の制御
のもとにこの語を各加算演算毎に一時に２ビツトシフト
する。シフトレジスタ（１２２）中の最下位２ビツトは
波乗数倍数表（１２Ｂ）に印加される。

この被乗数多重表（１２Ｂ）はこれらの最下位２ビツト
を復号してＣ３ＰＡブロツク（１２０）のＢ入力に値を
与える。この値は被乗数に対応する倍数である。たとえ
ばもしも最下位２ビツトが１０であれば、この被乗数の
２倍がＣ５ＰＡブロツク（１２０）のＢ入力に与えられ
る。逆に、もし、も最下位２ビツトが００であれば、波
乗数倍数表（１２Ｂ）からＣ５ＰＡブロツク（１２０）
のＢ入力にすべて０の数が印加される。波乗数倍数表（
１２Ｂ）は随時アクセスメモリの形で、又はマルチプレ
クサを制御する復号器を用いたものの形で、与えること
ができる。

後者構造においては復号器がシフトレジスタ（１２２）
からの最下位２ビツトの値を復号して、マルチプレクサ
に対する対応の制御線を能動させる。

このマルチプレクサはその入力として被乗数語のいろい
ろな倍数をもつ。

Ｃ５ＰＡブロツク（１２０）の和出力はシフトレジスタ
（１２８）に並列に与えられる。シフトレジスタ（１２
１１）はシフト線（１３０）の制御の下にこの和を予定
量だけシフトする。本例ではこのシフトは２位置である
。シフトされたこの和の値は次にＣ３ＰＡブロツク（１
２０）のＡ入力に印加される。制御線（１３２）は第５
図に関して前述した制御線に対応する。

ここで第１０図を参照して第９図の構造体の動作により
与えられる算法を詳述する。第１０図の段（１３４）に
おいて、被乗数倍数は予め計算されて波乗数倍数表（１
２６）に与えられる。段（１３Ｂ）で、Ｃ３ＰＡブロツ
ク（１２０）に対する入力が設定開始される。さらに特
定して述べると、シフトレジスタ（１２８）は第９図の
プレセット線（１３ｇ）経由ですべて０にプレセットさ
れ、Ｃ５ＰＡブロツク（１２０）内部の桁上げ保留値が
制御線（１３２）を介してＯにプレセットされる。また
、ループ計数器（Ｎ）が１に設定される。段（１４０）
で第Ｎ被乗数又は乗数の値がＣ３ＰＡブロツク（１２０
）のＢ入力に印加される。段（１４２）で原理和（ｐｒ
ｉｎｃｉｐｌｅｓｕｌＩｌ。

ｐｓ）すなわちシフトレジスタ（１２ｇ）内にある和が
右に２位置シフトされてＣ３ＰＡブロツク（１２０）の
入力に印加される。段（１４４）で桁上げ保留ビットが
右へ１位置シフトされてＣ５ＰＡブロツク（１２０）の
桁上げ保留入力に内部的に印加される。段（１４８）で
加算演算の実行が許される。段（１４８）で原理和（ｐ
ｓ）すなわち和出力、及び桁上げ保留出力が記憶される
。この原理和出力に関して、この出力はシフトレジスタ
（１２ｇ）中に負荷されるが、桁上げ保留出力は第２図
シフトレジスタ（６４）におけるようにＣ３ＰＡブロツ
クに内部的に保持される。

段（１５０）でさらに乗算されるべき乗数ビットが残留
するか否かが決定される。もしも残留すれば、ループ計
数器が段（１５２）で増分を与えられて段（１３Ｂ）に
始まる処理が反復される。もしも段（１５０）で乗数ビ
ットがすべて乗算されていると、原理和と桁上げ語の最
終的加算を実行するための段（１５４）が実行される。

段（１４４）に関して、桁上げ保留のシフトはＣ５ＰＡ
ブロツク（１２０）に内部的に達成される。

このこ゛とは第８Ａ図で見ることができる。この図で特
定ブロックの桁上げ保留出力は次の下位ブロックの桁上
げ保留入力に印加される。これは桁上げ保留語を１位置
左ヘシフトすることと等価である。なぜならばこの桁上
げ語は桁上げビットを表わし、次の加算器演算が全乗算
演算内における前期加算演算と適切に組合せできるよう
にするべく桁上保留語を右へ２位置シフトすることと等
価であるからである。桁上げ保留語のシフト正味量はし
たが１って右へ１位置のシフトである。

上記のシフトを行う理由は第１１図とそれに続く説明に
よりさらによく理解されよう。第１１図は被乗数１００
１と乗数１０１１の積を例示する。図の右上方に波乗数
倍数表（１２Ｂ）の値が示されている。

第一加算演算すなわち第１０図の流れ図の第１回ループ
では、第１０図の段（１４０）は乗数語のビット（Ｙ２
　）　　（Ｙ３　）を見ることにより与えられる。これ
らのビットは１１であることがわかろう。

これらのビットが被乗数と乗算されると、その結果が被
乗数語の３倍である被乗数値である。

したがってＣ３ＰＡブロツク（１２Ｇ）のＢ入力には３
個の「×」被乗数倍数値が印加される。これは第１１図
の右側に示されている。シフトレジスタ（１２８）内の
和及び内部的桁上げ保留値の初期設定（段（１３Ｂ）　
）は第１１図のｃｓ、に対する「すべてＯ」の形、およ
び見出しＡ位置に対する「すべて０」の形に示、されて
いる。第１０図の加算段（１４Ｂ＞の結果は見出“ＵＰ
Ｓ　及びＣ５として示される。第１回加算演算ではＰＳ
ｏは１１０１１であり、ＣＳ　　はｏｏｏｏｏである。

シフト／第２回加算演算で第２回被乗数又は乗数の値が
選択される。これは乗数語のＹＯビットとＹｌ　ビット
を調べることにより行なわれる。これは１０すなわち披
乗数語の２倍に対応する。したがつて１００１０がＣ５
ＰＡブロツク（１２０）のＢ入力に印加される。この桁
上げ保留入力に関して前期演算の桁上げ保留語ｏｏｏｏ
ｏが右へ１位置シフトされることがわかる。原理和語に
関して、第一加算演算から得られる原理和は右へ２位置
シフトされる。その結果得られる原理和出力はしたがっ
てｔｏｔｏｏｔｔであり、桁上げ保留出力はしたがって
０００１０００−である。

最後に、最終段（１５４）が実行されて結果値の１１０
００１１が得られる。

上の例から、原理和及び次回加算演算に対する桁上げ保
留入力のシフトは従来の手間のかかる乗算と異ることが
わかる。従来一時に１ビツトであったのと異なり一時に
２ビツトずつ乗算することにより乗算が達成されるので
、これら２語は右へ２位置シフトされる。一時に乗算す
るための他のビット群を選ぶこともできることを了解さ
れたい。たとえば任意一時期に被乗数語を乗算するのに
乗数語の３ビツトを使用することができる。

そのような場合は第８Ｂ図の構造が使用され、各Ｃ５Ｐ
Ａ回路に対する制御信号のタイミングがそれに従って修
正される。

一時に３ビツトの乗算が望まれるときは、Ｃ５ＰＡ回路
は第８Ｂ図におけるように相互接続される。さらに表（
１２６）はＯから７までの被乗数語の位数を含む。した
がって乗数語はシフトレジスタ（１２２）を介して各演
算毎に３位置シフトされ、表（１２Ｂ）はシフトレジス
タ（１２２）内の最下位３ビツトによりアドレス指定さ
れる。またＣ５ＰＡブロツク（１２０＞　（７）和出力
はＣ５ＰＡブロツク（１２ｏ）のＡ人力に印加される前
に右に３ビツトシフトされる。

上述のことから本発明は非常に効率よく乗算演算の実行
を可能にすることがわかる。

用語及び表現はここでは説明のために使用したので限定
のためでなく、したがって説明し例示した特徴と等価の
ものを除外する意図はなく、本発明の特許請求の範囲内
でいろいろの設計変更が可能であることを了解されたい
。

【図面の簡単な説明】

第１図は先行技術の全加算器の路線図であり、第２図は
本発明の簡単化した機能ブロック線図であり、第３図は
本発明の桁上げ保留部分の簡単化した機能ブロック線図
であり、第４図は本発明の桁上げ伝搬部分の簡単化した
機能ブロック線図であり、第５図は本発明の詳細な図で
あり、第６図は桁上げ伝搬モードにあるときの本発明の
動作を示すタイミング図であり、第７図は桁上げ保留モ
ードにあるときの本発明の動作を示すタイミング図であ
り、 第８Ａ図及び第８Ｂ図は乗算演算に使用する複数の桁上
げ保留伝搬加算器の相互接続を例示し、第８Ａ図は一時
に２ビツトの乗算をする相互接続、第８Ｂ図は一時に３
ビツトの乗算をする相互接続を示す。第９図は第８Ａ図
及び第８Ｂ図の桁上げ保留仏様加算ブロックを乗算演算
に関して使用するときの機能例を示す図であり、第１０
図は第８Ａ図、第８Ｂ図、及び第９図の構造によって与
えられる乗算法の流れ図であり、第１１図は乗算演算の
例である。 ２２．２４　　・・−排他的論理和装置４２　・・−マ
ルチプレクサ ６４　　−　シフトレジスタ ６８−・・・・・桁上げ保留伝搬加算器特許出願代理人

Claims (17)

【特許請求の範囲】
1. （１）２進データの第一ビット、第二ビット及び桁上げ
   ビットを加算して和出力及び桁上げ保留出力を与えるた
   めの２進加算器であって、 ２進データの該第一及び第二ビットを受信するとブール
   代数の排他的論理和論理演算を表わす出力を発生するた
   めの、２進データの該第一及び第二ビットを受信する第
   一論理装置と、 ２進データの第一及び第二ビットの一つと桁上げビット
   を受信する選択装置にして、桁上げ保留出力を発生する
   該第一論理装置に結合されており、該桁上げ保留出力が
   、該第一論理装置の出力の論理値の関数として２進デー
   タの該第一及び第二ビットの一つ又は桁上げビットのい
   ずれかから、選択されるようにされた選択装置と、 該桁上げビットを受信する第二論理装置にして、和出力
   を発生すべく該第一論理装置に結合されており、該第一
   装置の出力及び該桁上げビットを受信したときのブール
   代数排他的論理和論理演算を該和出力が表わすようにさ
   れた第二論理装置と、を含む２進加算器。
2. （２）特許請求の範囲第（１）項に記載の２進加算器に
   おいて、該選択装置がマルチプレクサを含む加算器。
3. （３）特許請求の範囲第（２）項に記載の２進加算器に
   おいて、 第一及び第二制御信号を発生すべく該第一論理装置の出
   力に応答する装置にして該第一制御信号が該第一論理装
   置の出力を表示し、該第二制御信号が該第一制御信号の
   反転であるようにされた応答装置と、 該制御信号発生装置に結合され、かつ２進データの該第
   一及び第二ビットの一つを受信する入力と、出力と、該
   第一制御信号を受信する制御ポートとを有しており、該
   第一制御信号の関数として２進データの該第一及び第二
   ビットの一つを該出力に与える第一スイッチ装置と、 該制御信号発生装置に結合され、かつ該桁上げビットを
   受信する入力と、該第一スイッチ装置の該出力に結合さ
   れる出力と、該第二制御信号を受信する中央ポートとを
   有しており、該第二制御信号の関数として該桁上げビッ
   トを該出力に与える第二のスイッチ装置と、 を該マルチプレクサが含む２進加算器。
4. （４）特許請求の範囲第（３）項に記載の２進加算器に
   おいて、該第一及び第二スイッチ装置がトランジスタで
   ある、２進加算器。
5. （５）特許請求の範囲第（４）項に記載の２進加算器に
   おいて、該第一及び第二スイッチ装置が電界効果トラン
   ジスタである、２進加算器。
6. （６）特許請求の範囲第（１）項に記載の２進加算器に
   おいて、該第一及び第二論理装置がそれぞれ排他的論理
   和ゲートである、２進加算器。
7. （７）和出力及び桁上げ伝搬出力を与えるべく２進デー
   タの第一ビット、第二ビット、及び桁上げビットを加算
   する２進加算器であって、 ２進データの該第一及び第二ビットを受信してそれらの
   排他的論理和である出力を与える第一論理装置にして、 ２進データの該第一及び第二ビットに応答してそれらの
   否定論理和である出力を与える第三論理装置 を含む第一論理装置と、 該桁上げビットを受信し、かつ該和出力を与えるべく該
   第一論理装置の該出力に結合された、第二論理装置にし
   て該和出力が該桁上げビットと該第一論理装置の出力と
   の排他的論理和であるようにされた第二論理装置と、 該桁上げビットを受信し、かつ該第一論理装置の出力の
   論理状態の関数として該桁上げビットを伝搬すべく該第
   一論理装置に結合された、スイッチ装置と、 該スイッチ装置と該第三論理装置とに結合され、該桁上
   げ伝搬出力を与える伝搬出力装置にして、該第二スイッ
   チ装置が該第三論理装置の出力の関数として該第一スイ
   ッチ装置の出力を伝搬するようにされた伝搬出力装置と
   、 を含む２進加算器。
8. （８）特許請求の範囲第（７）項に記載の２進加算器に
   おいて、該第一スイッチ装置が固体素子スイッチを含む
   ２進加算器。
9. （９）特許請求の範囲第（７）項に記載の２進加算器に
   おいて該第二スイッチ装置が固体素子スイッチを含む２
   進加算器。
10. （１０）特許請求の範囲第（７）項に記載の２進加算器
    において、該２進加算器が金属酸化物半導体装置で構成
    されているのみならずさらに該伝搬出力装置が 予定の出力時刻前に該桁上げ伝搬出力の状態を事前に負
    荷する装置と、 該第三論理装置の出力の関数として該予定出力時刻の前
    に該桁上げ伝搬出力を負荷解除する該桁上げ伝搬出力に
    結合された装置と、 を含むようにされた、２進加算器。
11. （１１）特許請求の範囲第（１０）項に記載の２進加算
    器において、該桁上げ伝搬出力が論理１状態に事前に負
    荷されると共にさらに該桁上げ伝搬出力と接地の間に接
    続されたトランジスタスイッチを該伝搬出力装置が含ん
    でおり、該トランジスタスイッチは該第三論理装置の出
    力が論理１状態にあるとき閉じられるようにされた、２
    進加算器。
12. （１２）選択可能な桁上げ保留加算又は桁上げ伝搬加算
    の演算において桁上げ保留ビット又は桁上げ伝搬ビット
    に因り２進情報の第一及び第二ビットを加算する２進加
    算器であって、桁上げ保留命令又は桁上げ伝搬命令に応
    答して、それぞれ桁上げ保留出力又は桁上げ伝搬出力を
    与えることができ、該第一及び第二ビットの排他的論理
    和である出力を与えるべく２進情報の該第一及び第二ビ
    ットを受信する第一論理装置にして、該第一及び第二ビ
    ットの否定論理和である出力を与える装置を含んでいる
    第一論理装置と、 該桁上げ保留命令及び桁上げ伝搬命令に応答する、かつ
    該桁上げ保留命令の存在下では出力として桁上げ保留ビ
    ットを与えるが該桁上げ伝搬命令の存在下では出力とし
    て該桁上げ伝搬ビットを与えるべく該桁上げ保留ビット
    と該桁上げ伝搬ビットを受信するために結合される、第
    一マルチプレクサ装置と、 該第一論理装置に結合される、かつ２進データの該第一
    及び第二ビットの一つを受信するために結合される、か
    つ該第一論理装置の出力の論理状態により制御される桁
    上げ保留出力として該第一及び第二ビットの一つである
    該桁上げ保留ビットを与えるべく、２進データの該桁上
    げ保留ビットを受信するために結合される、第二マルチ
    プレクサ装置と、 該第一論理装置と該第一マルチプレクサ装置とに結合さ
    れ、該和出力を与える第二論理装置にして該和出力が該
    第一論理装置の出力と該第一マルチプレクサ装置の出力
    の排他的論理和となるようにされた、第二論理装置と、 該第一論理装置に結合され、該否定論理和装置及び該第
    一論理装置の出力の論理状態の関数として該桁上げ伝搬
    ビット又は予定論理状態のいずれかを該桁上げ伝搬出力
    として与えるべく該桁上げ伝搬ビットを受信するための
    、桁上げ伝搬出力装置と、 を含んでいる２進加算器。
13. （１３）特許請求の範囲第（１２）項に記載の２進加算
    器において、該桁上げ伝搬出力装置が、否定論理和装置
    の出力が論理０であり、かつ該第一論理装置の出力が論
    理１であるときは桁上げ伝搬出力として桁上げ伝搬ビッ
    トを与え、該否定論理和装置の出力が論理１であるとき
    は桁上げ伝搬出力として論理０を与え、該否定論理和装
    置の出力が論理０であり、かつ該第一論理装置の出力が
    論理０であるときは桁上げ伝搬出力として論理１を与え
    る、２進加算器。
14. （１４）特許請求の範囲第（１２）項に記載の２進加算
    器において 該第二論理装置に該桁上げ保留ビットを結合するための
    、桁上げ保留命令によって制御される第一スイッチ装置
    と、 該第二論理装置に桁上げ伝搬ビットを結合するための、
    桁上げ伝搬命令により制御される第二スイッチ装置と、 を該第一マルチプレクサ装置が含んでいる、２進加算器
    。
15. （１５）特許請求の範囲第（１２）項に記載の２進加算
    器において、 該桁上げ保留出力に桁上げ保留ビットを結合するための
    、該第一論理装置の出力により制御される第三スイッチ
    装置と、 該第一論理装置の出力を反転させるための、該第一論理
    装置に結合された装置と、 該桁上げ出力に該第一及び第二ビットのうちの一つを結
    合するための、該第一論理装置の反転済み出力により制
    御される第四スイッチ装置と、を該第二マルチプレクサ
    装置が含んでいる、２進加算器。
16. （１６）特許請求の範囲第（１２）項に記載の２進加算
    器において、桁上げ保留加算演算における該第一及び第
    二ビットの加算と桁上げ伝搬ビットの伝搬とが一機械サ
    イクル内に実行可能であり、さらに該２進加算器の桁上
    げ保留部分の演算が該機械サイクルから独立しているこ
    とにより一機械サイクル期間内に複数の桁上げ保留加算
    演算が実行できる、２進加算器。
17. （１７）第一２進語と第二２進語とが一つの乗法演算に
    かけられる乗算装置であって、 シフト制御信号に応答して該第一２進語を受信する第一
    装置にして該シフトレジスタ装置内のある選ばれた数の
    最下位ビットが出力として与えられる、第一装置と、 該第一装置の出力に応答して該第二２進語の倍数を記憶
    すると共に該第二２進語倍数を出力するテーブル装置に
    して、その倍数が該第一装置の出力の値に対応するテー
    ブル装置と、 該テーブル装置の出力と第二入力語とに応答して和出力
    を与える桁上げ保留加算装置と、 該２進加算装置からの該和出力を受信してある予定数の
    位置だけ該和出力をシフトさせる第二装置と、 複数の２進加算装置及び該第一及び第二シフトレジスタ
    装置に制御信号を与える制御装置にして該桁上げ保留加
    算装置が複数の２進加算器を含んでおり、しかもその２
    進加算器の各々が、 第一及び第二２進データを受信して２進データの第一及
    び第二ビットに対するブール代数排他的論理和を表わす
    出力を与える第一論理装置と、２進データの該第一及び
    第二ビットのうちの一つ及び２進データの桁上げビット
    を受信し、かつ該第一論理装置に結合されて該桁上げ保
    留出力を発生する、選択装置にして、該桁上げ保留出力
    が該桁上げビット又は２進データの該第一及び第二ビッ
    トの一つのいずれかから、該第一論理装置の出力の論理
    値の関数として選択されるようにされた選択装置と、 該桁上げビットを受信し、かつ該和出力を発生すべく該
    第一論理装置に結合された、第二論理装置にして、該第
    一装置の出力と該桁上げビットに対するブール代数排他
    的論理和を該和出力が表わすようにされた第二論理装置
    と、 を含んでおり、さらに 該複数の２進加算器が最上位のものから最下位のものま
    での連（ｓｅｒｉｅｓ）をなすように配置されており、
    該最上位加算器が該シフト済み和出力と該選択された第
    二２進語倍数とから最上位ビットを受信し、それより下
    位の２進加算器は該シフト済み和出力と該選択された第
    二２進語倍数とから対応の下位ビットを受信するように
    されており、さらに該各２進加算器がそれより予定数下
    位の２進加算器から桁上げ保留入力を受信し、その予定
    数下位の位置が、該第一２進語のビットとこれに一時に
    乗算される第二２進語のビットの数の関数であるように
    された乗算装置。