JPS61120532A - 符号化・圧縮デ−タのライン終端符号検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は符号化・圧縮された画像データを入力し、復号
ψ伸長して出力する回路に係り、特にライン終端符号を
高速に検出するに好適な符号化φ圧゛縮データのライン
終端符号検出方式に関する。

〔発明の背景〕

第１図は従来のデータ復号・伸長処理の中のライン終端
符号（ＥＯＬ　：　Ｅｎｄ　ｏｆ　Ｌｉｎｅ　）を検出
する回路を示したものである。

第１図において、１は１２ビットのデータ（１１１１１
１１１１１１１）を記憶するレジスタ、２は２０ビット
のシフトレジスタ、３はシフトレジスタ２の上位１２ビ
ットとレジスタ４の内容を比較する比較器、４は１２ビ
、トのＥＯＬデータ（ｏｏｏｏ。

００００００１　）を記憶するレジスタ、５はメモリ読
出しレジスタ、６はメモリ、７はメモリのアドレスレジ
スタ、８はレジスタとメモリを制御する回路である。ま
だ、実線はデータの流れ、破線は制御信号の流れを示す
。

第２図はメモリ６の内容を示す図であり、アングライン
の部分がＥＯＬデータである。第２図に示すようなメモ
リの中からＥＯＬデータを検出するときの従来の装置の
動作例を第４図のフローチャートを用いて説明する。

ステップ４００：データレジスタ１の内容（１２ビット
全て１１′）をシフトレジスタ２の上位１２ビットにセ
ットする。

ステップ４０５ニアドレスレジスタ７にメモリ６の先頭
アドレス０をセットし、メモリ６の０番地の内容を読出
してレジスタ５にセットする。

ステップ４１０：レジスタ５の内容をシフトレジスタ２
の下位８ビットにセットし、同時にアドレスレジスタ７
の値を−１１加算し、メモリ６０１番地の内容を読み出
してレジスタ５にセットする。

ステップ４１５：シフトレジスタ２の内容２０ビットを
１ビット左ヘシフトする。左端の桁あふれは無視する。

ステップ４２０：シフトレジスタ２を８回シフトしたか
を判定する。

ステップ４２５　：　８回シフトし、シフトレジスタ２
の下位８ビットにデータがなくなると、レジスタ５の内
容をセットし、同時にアドレスレジスタ７の値を１１′
加算し、メモリ６の内容を読み出してレジスタ５にセッ
トする。

ステ、プ４３ｏ：シフトレジスタ２の上位１２ビットと
レジスタ４の内容を比較器３で比較する。

レジスタ４にセットされているＥＯＬデータと一致すれ
ば処理が終了する。一致しなければステップ４１５へ戻
る。

上記のようにして、ステップ４１５からステップ４３０
までの処理をＥＯＬデータが見つかるまで繰り返す。

本方式では処理の単位が１ビットであるため第２図に示
すデータの例では、ＥＯＬデータを検出するまでに要す
るステップ数は６３回のシフトと、８バイトのメモリの
読み出しと前処理（Ａ−Ｃ）で、合計６５　Ｘ　５　＋
　８　＋　５　＝　２００ステツプとなる。

第３図に示すようなｎラインの符号化・圧縮データのう
ちｎラインからｂラインの符号化データのみ復号・伸長
する場合、データの先頭から（ａ−１）ラインのデータ
は読み捨てなければならず％　　（ＩＬ−１”）個のＥ
ＯＬデータを検出する処理が必要となり、ＥＯＬデータ
を検出する処理時間が長くなると復号Φ伸長するまでの
時間が遅くなるという欠点がある。

なお、この種の特定パターンを検出する装置を開示する
ものとして、例えば特開昭５５−４７５３９号公報があ
る。

〔発明の目的〕

本発明の目的は、上記欠点を解消するためになされたも
のであり、高速にライン終端符号を検出できる符号化・
圧縮データのライン終端符号検出方式を提供することに
ある。

〔発明の概要〕

上記目的を達成するために、本発明は符号化圧縮データ
が記憶されている記憶装置と、記憶装置より読み出した
圧縮データを一度に４ビットを単位としてシフト可能な
シフトレジスタと、シフトレジスタ中の連続する８ビッ
トのゼロを検出する手段と、符号化圧縮データのライン
終端符号とシフトレジスタの内容の比較一致を検出する
手段とを有し、レジスタの内容を４ピット単位にシフト
して８ビットの連続するゼロを検出し、符号化圧縮デー
タのライン終端符号とシフトレジスタの内容の比較一致
動作の回数を少なくして符号化圧縮データのライン終端
符号検出を行なうことを特徴とする。

〔発明の実施例〕

以下、本発明の一実施例を第５図〜第７図により説明す
る。

まず、第５図は、ＥＯＬデータの特徴を説明するための
図である。第５図で示されるように、入力データを４ビ
ットごとに区切りた時、ＥＯＬデータは８ビット以上ゝ
０＃が連続している。

このことから、８ビット連続する１０′が検出されるま
で４ビットごとにデータをシフトし、８ビットの１０＃
を検出した後に１ビットずつデータをシフトして１２ビ
ットのＥＯＬデータを比較すれば良いことが理解される
。

第６図は、本発明のＥＯＬ検出回路の一実施例を示すブ
ロック図である。

第１図と異なるところは、シフトレジスタ２が１度に４
ビットシフトできることと、シフトレジスタ２の中の上
位５ビット目から１２ビット目までの８ビットが１０＃
であることを検出するゼロ検出回路９が追加されたこと
である。

第２図に示すような入力データの中からＥＯＬデータを
検出するときの処理を第７図のフローチャートを用いて
説明する。

ステップ４００．４０５，４１０　：第３図の内容と同
じ。

ステ、プ７００　：シフトレジスタ２の内容を４ビット
左ヘシフトする。

ステップ７０５：シフトレジスタ２を８ビットシフトし
たかを判定する。

ステップ４２５：第３図の内容と同じ。

ステップ７１０：シフトレジスタ２のうち上位５ビット
目から１２ビット目までの８ビットが全てゼロかの判定
をゼロ検出回路９により行なう。

ゼロでなければステップ７００へ戻る。

ステップ４ｉ５．４３０．７１５　：シフトレジスタ２
の内容を１ビット左ヘシフトし、上位１２ビ、トと終端
符号データを格納しているレジスタ４の内容を比較器３
で比較する。比較した結果、一致すれば処理が終了、４
回シフトしてもＥＯＬデータがみつからなければステッ
プ７０５の処理へ戻る。

上記処理を繰り返すことにより、１バイトのデータの処
理が７ステツプ（ステップ７００，７０５゜７１０　）
、ｎビットのゼロを検出したときの処理の追加分が１１
ステツプ（ステップ４１ｓ、４′５ｏ、７１ｓ）となる
ため、第２図に示すような入力データの例であれば７４
ステツプでＥＯＬデータを検出することができる。

本実施例では４ビット単位くシフトし、８ビットの連続
した％ＯＩの検出器を有する場合について述べたが、Ｅ
ＯＬデータが１１ビットの％（３ｇと１ビットの％１１
の計１２ビットで構成されているため、シフト単位ｉｎ
ビットとすると、１２−ｎビットの１０＃検出器で構成
することが可能である。

〔発明の効果〕

本発明によれば、ＥＯＬデータを検出するまでの処理ス
テップを大幅に減少させることができ、ＥＯＬ検出処理
の性能向上を図ることができる。

【図面の簡単な説明】 第１図は従来のＥＯＬ検出回路を示すブロック図、第２
図は符号化圧縮データの一例を示す図、第３図は符号化
圧縮データの復号を説明するための図、第４図は従来の
ＥＯＬ検出方式を示すフローチャート、第５図は本発明
のＥＯＬデータ形式の一例を説明するための図、第６図
は本発明のＥＯＬ検出回路の一実施例を示すブロック図
、第７図は本発明のＥＯＬ検出方式の一実施例を示すフ
ローチャートである。 １・・・データレジスタ、２・・・シフトレジスタ、３
・・・比較器、　　　　　４・・・データレジスタ、５
・・・メモリ読み出しレジスタ、 ６・・・メモリ、　　　　　７・・・アドレスレジスタ
、８・・・制御回路、　　　９・・・ゼロ検出回路。

Claims (1)

【特許請求の範囲】
1. 符号化圧縮データが記憶されている記憶装置と、前記記
   憶装置より読み出した圧縮データを４ビットを単位とし
   てシフト可能なシフトレジスタと、前記シフトレジスタ
   中の連続する８ビットのゼロを検出する手段と、符号化
   圧縮データのライン終端符号と前記シフトレジスタの内
   容の比較一致を検出する手段とを有し、前記シフトレジ
   スタの内容を４ビット単位にシフトして８ビットの連続
   するゼロを検出し、前記符号化圧縮データのライン終端
   符号と前記シフトレジスタの内容の比較一致動作の回数
   を少なくしたことを特徴とする符号化圧縮データのライ
   ン終端符号検出方式。