JPS6112113A - Slice circuit - Google Patents

Slice circuit

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Publication number
JPS6112113A
JPS6112113A JP59132650A JP13265084A JPS6112113A JP S6112113 A JPS6112113 A JP S6112113A JP 59132650 A JP59132650 A JP 59132650A JP 13265084 A JP13265084 A JP 13265084A JP S6112113 A JPS6112113 A JP S6112113A
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JP
Japan
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signal
transistor
level
potential
circuit
Prior art date
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Pending
Application number
JP59132650A
Other languages
Japanese (ja)
Inventor
Norio Ubukata
生方 典夫
Kasuke Iwafune
岩船 嘉助
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Nippon Victor KK
Original Assignee
Victor Company of Japan Ltd
Nippon Victor KK
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Publication date
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Publication of JPS6112113A publication Critical patent/JPS6112113A/en
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  • Tone Control, Compression And Expansion, Limiting Amplitude (AREA)

Abstract

PURPOSE:To slice surely a signal with small level to a signal amplitude by performing slicing through the use of a difference between a signal in phase to an input signal and a signal of opposite phase thereto. CONSTITUTION:When an input signal is fed to a signal input terminal 1, a signal in opposite phase to the input signal and a signal in phase to the input signal are extracted from points (b), (c) respectively. The signal at the points (b), (c) is subjected to level shift respectively by transistor (TR) Q2, Q6 and level shift diodes D1, D2 and fed to TRs Q12, Q11. Thus, the TRs Q12, Q13 use the difference between the signal (f) in phase to the input signal and the signal (d) in opposite phase thereto to apply slicing. Then in cutting a very small level to the signal amplitude, the leakage of the signal below the slice level caused by the effect of nonlinear operation is suppressed to a small value so as to slice surely the small level signal.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はスライス回路に係り、トランジスタを用いたス
ライス回路に関するもので、特に、信号振幅に対して極
く小さいレベル部分を波形をなまらせることなく確実に
スライスし得る回路を提供することを目的とする。
DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a slice circuit, and more particularly, to a slice circuit using transistors. The purpose is to provide a circuit that can be sliced into

従来技術 第5図は本出願人が先に昭和58年10月27日付実用
新案登録願「クリップ回路」で提案したクリップ回路の
回路図を示す。同図において、端子1に入来した信号を
トランジスタQ+ 、Q2で逆相にして取出し、コンデ
ンサC1,抵抗R1にJ:つて基*DCDC電位てトラ
ンジスタQ3に供給すると共に、ダイオードDIによっ
てレベルシフトしてトランジスタQ4に供給し、一方、
入力15号を1−ランジメタQs 、Qsで同相に取出
し、コンデンサC2,抵抗R2によって基準DC電位に
してトランジスタQ8に供給すると共に、ダイオードD
2によってレベルシフトしてトランジスタQ7に供給し
、トランジスタQ4の出力及びトランジメタQ7の出力
を夫々トランジスタQs+QIOに供給し、端子2より
入力信号のあるレベルを中心とした所定レベル範囲をカ
ッ1−されIこ第6図(Δ)に示づ信号を取出す−0 このものは、全てNPNt−ランジメタに(描成し得、
これにより、高周波数のへカバルスに対しでもパルス波
形を殆どなまらせること41クカツ1〜させた信号を出
力し得る。
Prior Art FIG. 5 shows a circuit diagram of a clip circuit previously proposed by the present applicant in the utility model registration application "Clip Circuit" dated October 27, 1981. In the same figure, the signal input to terminal 1 is taken out in reverse phase by transistors Q+ and Q2, and is supplied to transistor Q3 with a base *DCDC potential by connecting capacitor C1 and resistor R1, and is level-shifted by diode DI. is supplied to transistor Q4, while
Input No. 15 is taken out in phase with the 1-ranging metal Qs and Qs, made into a reference DC potential by the capacitor C2 and the resistor R2, and supplied to the transistor Q8.
2, the output of the transistor Q4 and the output of the transistor Q7 are respectively supplied to the transistor Qs+QIO, and a predetermined level range centered around a certain level of the input signal from the terminal 2 is cut 1-. This takes out the signal shown in Figure 6 (Δ).
As a result, it is possible to output a signal in which the pulse waveform is almost blunted even for high-frequency hexapulses.

考案が解決しようとする問題点 上記回路は、トランジスタQ3 、 (L+  (Q7
 。
The problem that the invention attempts to solve The above circuit consists of transistors Q3, (L+ (Q7
.

Qa)において基準DC電位と人力信号との差を用いて
スライス動作を行なっており、イの電位差は比較的小さ
いので、特に、信呂振幅にスN、て極く小さいレベルを
カット覆る際、第6図に示すように小レベル部分を完全
にカッ1へし4VJす“、同図(B)に示すように小レ
ベル部分か残ってしまう問題点があった。
In Qa), the slice operation is performed using the difference between the reference DC potential and the human input signal, and since the potential difference in A is relatively small, especially when cutting an extremely small level with the Noburo amplitude, As shown in FIG. 6, when the low-level portion is completely cut off, there is a problem in that only the low-level portion remains as shown in FIG. 6(B).

又、上記回路の出ノ〕に含まれるノイズを低減するため
にノイズ低減回路を設け、第7図(△)に示す如く、ス
ライスレベル之をノイズのピーク・ピーク値に略等しく
設定して信号の損失を極力少なくしてノイズを低減する
揚台、このノイズ低減回路の出力には同図(B)に示す
ようにノイズ成分が漏洩する問題点があった。
In addition, a noise reduction circuit is provided to reduce the noise contained in the output of the above circuit, and the slice level is set approximately equal to the peak-to-peak value of the noise, as shown in FIG. The output of this noise reduction circuit has the problem of leakage of noise components, as shown in FIG. 3(B).

問題Iζ、くを解決りるたの手段及びその作用本発明は
、入力信号と同相の信号をベースに供給される第1の1
ヘランジスタと、該入力信号と逆相の111号をベース
に供給される第2の1ヘランジスタど、第1及び第2の
トランジスタのベース及びエミッタとアースとの間に夫
々接続された定電流源と、第1のトランジスタのエミッ
タに第2のトランジスタのベース電位に対して所定電位
レベルシフ1−シた電位を印加づる一方、第2の1ヘラ
ンジスタのエミッタに第1のj〜ランジジメのベース電
位に対し′(所定電位レベルシフトした電位を印加リ−
るレベルシフ1−回路と、上記第1のトランジスタの」
レクタ及び上記第2の1−ランジメタのコレクタより夫
々取出される信号の差を増幅して取出づ回路とからなる
構成として上記問題点を解決したものであり、以下、図
面と共にその一実施例について説明する。
Means for solving the problem Iζ and its operation The present invention provides a means for solving the problem Iζ and its operation.
a constant current source connected between the base and emitter of the first and second transistors and the ground, such as a helangistor and a second helangistor that is supplied with No. 111 having a reverse phase to the input signal as a base; , a potential level shifted by a predetermined level is applied to the emitter of the first transistor with respect to the base potential of the second transistor, while applying a potential level shifted by 1 to the emitter of the second transistor with respect to the base potential of the first transistor. '(Applying a potential with a predetermined potential level shift)
level shift 1-circuit and the above first transistor.
The above problem is solved by a configuration consisting of a collector and a circuit for amplifying and extracting the difference between the signals respectively taken out from the collector of the second 1-range metal.Hereinafter, an example of the same will be explained along with the drawings. explain.

実施例 第1図は本発明になるスライス回路の一実施例の回路図
を示し、同図中、第5図ど同一部分には同一番昼を(q
づ一0同図において、トランジスタQ+ 、Qsにて構
成される差動アンプは入力信号がない時は平衡して点す
9点Cは同電位に4fるように構成されてd5す、点す
からは入力信号に対して逆相1点Cからは入力信号と同
相の信号が大々取出される。
Embodiment FIG. 1 shows a circuit diagram of an embodiment of the slice circuit according to the present invention. In the same figure, the same parts as in FIG.
10 In the same figure, the differential amplifier composed of transistors Q+ and Qs is configured so that point C is balanced when there is no input signal, and point C is at the same potential by 4f. From one point C, a signal having the same phase as the input signal is extracted.

点す2点Cの信号は夫々トランジスタQy。The signals at the two points C are connected to the transistor Qy.

Qa及びレベルシフト用ダイオードI)+、[)2にて
夫々レベルシフトされてトランジスタQ12゜Quに供
給され、トランジスタQuは点j1の亀゛位と点りの電
位との差(Vh−q ) 、l〜ノンジジメQ 12は
点iの電位と点Oの電位との差(Vi−e)に夫々窓じ
てオン、オフされてスライス回路を行なう。
Qa and the level shift diodes I)+ and [)2 respectively level shift the voltage and supply it to the transistor Q12゜Qu, and the transistor Qu receives the difference (Vh-q) between the potential of the point j1 and the point j1. , l~Non-jime Q 12 is turned on and off in response to the difference (Vi-e) between the potential at point i and the potential at point O, respectively, to perform a slice circuit.

ここで、電位差V h−a及び電位差Vi−eを4弾で
求めてみる。入力信号をV、無人力時の点すの電位をV
、定数をk  (一定)とすると、点すの電位vbは、 Vb’ =V−kv となり、これにより、トランジスタQ2のベース・丁ミ
ッタ間電H−をVBE2.定電流13の電流を■1とす
るど、貞りの電位vhは、 Vl)=−■−1<v−Ve E 2−R1・I+  
 (1)となり、ダイオードD1の端子間電圧をVo+
 どすると、点eの電位Veは、 Vc =v−kV−vB E 2−VD +     
(2)どなる。
Here, the potential difference V h-a and the potential difference Vi-e are calculated using four bullets. The input signal is V, and the potential of turning on when unattended is V.
, the constant is k (constant), the potential vb of the point is Vb' = V-kv, and this causes the base-mitter voltage H- of the transistor Q2 to become VBE2. Assuming that the current of the constant current 13 is ■1, the electric potential vh is Vl)=-■-1<v-Ve E 2-R1・I+
(1), and the voltage across the terminals of diode D1 is Vo+
Then, the potential Ve at point e is Vc = v-kV-vB E 2-VD +
(2) Yell.

同様に()て員(′、の電位Vcは、 VC=■−1kV となり、1ヘランジスタQ6のベース・エミッタ間電圧
をVBE6.定電流源4の電流をlcどすると、貞iの
電位■iは、 Vi =v+kv−Vs E 6−R2・r2(3iと
なり、ダイオードD2の端子間電圧をVC2とづると、
点9の電位V(+は、 V(1=−V−LkV−VBE s −Vo 2   
  (4)となる。
Similarly, the potential Vc of () and (') is VC=■-1kV, and if the voltage between the base and emitter of the transistor Q6 is VBE6.The current of the constant current source 4 is lc, the potential of the transistor i is is Vi = v+kv-Vs E 6-R2・r2 (3i, and if the voltage between the terminals of diode D2 is VC2,
The potential V(+ at point 9 is V(1=-V-LkV-VBEs-Vo2
(4) becomes.

(1)式、(4)式より、電位差Vh−oは、Vh−g
 =V−kv−Va E2−R1・II −V−kV十
Vs  E 6  +VD 5       (5)ど
なり、Va E2 =Vs E6に設定されているので
、6)式は、 Vll−(1=Vo 2−R1・I +−2kV   
、 (6)となる。一方、(2)式、 (31式より、
電位差Vi−eは、Vi−e =V十kv−VB E 
6−R2・I 2−V+kVjVs E 2 +VD 
1 −VD I −R2・12 +2kV   (7)トナ
ル。VD l =VD2 、R+  ・II −R2・
I2に夫々設定されているので、 Va2−R+  lIt =Vo + −R2・I2−
△V とおくと、(6)式、(7)式は、 V h−g−ΔV =2kv           (
8)vi−e−ΔV+2kv           (
9)となる。
From equations (1) and (4), the potential difference Vh-o is Vh-g
=V-kv-Va E2-R1・II -V-kV+Vs E 6 +VD 5 (5) Since Va E2 = Vs E6 is set, the formula 6) is Vll-(1=Vo 2 -R1・I +-2kV
, (6). On the other hand, from equation (2), (formula 31,
The potential difference Vi-e is Vi-e = V0kv-VB E
6-R2・I 2-V+kVjVs E 2 +VD
1 -VDI -R2・12 +2kV (7) Tonal. VD l =VD2, R+ ・II −R2・
Since they are set to I2, Va2-R+ lIt = Vo + -R2・I2-
When ΔV is set, equations (6) and (7) are as follows: V h−g−ΔV =2kv (
8) vie-e-ΔV+2kv (
9).

即ち、V h−a及び■i−eは直流電位ΔVを中心に
入力信号に対して夫々逆相及び同相に変化する。
That is, Vh-a and (i-e) change in opposite phase and in phase, respectively, with respect to the input signal around the DC potential ΔV.

ここて゛、113図<A>は入ツノ信号として第2図に
承り周期1−の三角波が入来した時の電位差V11−リ
 (破線)、電位差Vi−e(実線)の変化を示してお
り、同図(B)はトランジスタOt+。
Here, Figure 113 <A> shows changes in the potential difference V11-Re (broken line) and the potential difference Vi-e (solid line) when a triangular wave with a period of 1- as shown in Figure 2 enters as an incoming horn signal. , the same figure (B) shows the transistor Ot+.

Q10の]レクタ電流対電位差yh−g 、 ■i−e
の特性図を承J。
Q10] Rector current vs. potential difference yh-g, ■ie
Accept the characteristic diagram.

トランジスタQll、QI2はVh−o 、 V i−
cが約0、7V以下ではオフでありコレクタ電流は流れ
ないが、Vll−(1、V i−eが約0.1Vを越え
るとオンになってコレクタ電流はVh−c+ 、 Vi
−eの変化に従゛つτ直線的に変化づる。ここでV h
−g 、 V t−eが同図(A>に示す特性のように
変化すると、トランジスタQn 、Q+2のコレクタ電
流は同図(C)に人々破線、実線のように変化し、コレ
クタ負荷抵抗R3,R4によって生じる点19点にの電
圧はVj、v+(は同図(D)に示すように変化する。
Transistors Qll and QI2 are Vh-o and Vi-
When c is less than about 0.7V, it is off and no collector current flows, but when Vll-(1, Vi-e exceeds about 0.1V, it is turned on and the collector current is Vh-c+, Vi
- τ changes linearly as e changes. Here V h
-g, Vte change as shown in the characteristics shown in the figure (A), the collector currents of the transistors Qn, Q+2 change as shown by the broken lines and solid lines in the figure (C), and the collector load resistance R3 , R4, the voltage at point 19 Vj, v+( changes as shown in FIG. 3D).

点12点にの電圧は夫々トランジスタQ13゜Q14を
介【ノてトランジスタQ9.QIOにて構成される差動
アンプに供給されて合成され、端子2より第3図(E)
示す如く零りロス点付近をスライスされた出ツノ信号が
取出される。
The voltages at the 12 points are applied via transistors Q13 and Q14, respectively. It is supplied to the differential amplifier composed of QIO and synthesized, and the signal is output from terminal 2 as shown in Fig. 3 (E).
As shown, the output horn signal sliced near the zero loss point is extracted.

この際、トランジスタQ II + 012は入力信号
と同相の信号tとそれと逆相の信号dとの差を用いてス
ライス動作を行なっているので、その電位差は第5図示
の回路の2倍であり(即ち、第5図示の回路の2倍の信
号振幅を用いており)、これにより、トランジスタがオ
ンからオフになる非線形領域の影響が1/2になる。従
って、信号振幅に対して極く小さいレベルをカットする
際、l・ランジメタの非線形動作の影響で生じるスライ
スレベル以下の信号の漏洩を小に抑え得、第!5図示の
回路に比して小レベル信号を確実にスライスし得、低電
源電圧回路でも正確にスライスし得る。
At this time, the transistor Q II + 012 performs the slicing operation using the difference between the signal t, which is in phase with the input signal, and the signal d, which is in opposite phase, so the potential difference is twice that of the circuit shown in Figure 5. (That is, twice the signal amplitude as in the circuit shown in FIG. 5 is used.) This reduces the influence of the nonlinear region where the transistor goes from on to off by half. Therefore, when cutting an extremely small level relative to the signal amplitude, leakage of signals below the slice level caused by the nonlinear operation of the l range meta can be suppressed to a small level. Compared to the circuit shown in FIG. 5, it is possible to slice a small level signal more reliably, and even a low power supply voltage circuit can be sliced accurately.

なお、スライスレベルの設定は定電流1+。The slice level setting is constant current 1+.

I2の値を適宜選定することにより行なわれ、これを適
宜変更することにより0式、(9)式のΔVが変化して
Vh−0、Vi−eの動作点が動いてスライスレベルが
決定される。
This is done by appropriately selecting the value of I2, and by changing it appropriately, the ΔV in equations 0 and (9) changes, the operating points of Vh-0 and Vi-e move, and the slice level is determined. Ru.

又、定電流11.12の向きを第1図示のそれど逆にし
て点11.1に流れ込むようにすると、小レベル部分を
強調した信号を得ることができる。
Furthermore, by reversing the direction of the constant currents 11.12 from those shown in the first diagram so that they flow into the point 11.1, it is possible to obtain a signal that emphasizes the small level portion.

即ら、第3図(A)、(B)において、ΔVの位nがト
ランジスタQI1.Q12のオン領域に移動し、これに
より、Vll−0、Vi−eが小振幅である部分ではト
ランジスタQI+、Q10が共にオンになってその出力
が共に取出され、この出力がトランジスタQ9.Q1+
+で合成され、小レベル信号は2倍に強調されて取出さ
れる。
That is, in FIGS. 3A and 3B, the order n of ΔV is the transistor QI1. As a result, in the portion where Vll-0 and Vi-e have small amplitudes, transistors QI+ and Q10 are both turned on and their outputs are taken out together, and this output is transferred to transistors Q9. Q1+
+, and the low level signal is extracted with twice the emphasis.

変形例 第4図は本発明回路の他の実施例の回路図を示し、同図
中、第1図と同一機能を有する部分には同一番号を付し
てその説明を省略する。このものは、トランジスタQ2
 、Q6で入力信号と同相及び逆相の信号を用いてスラ
イス動作を行なうもので、第1図示のものに比して回路
を簡単に構成し得る。スライスレベルは、13/2+I
5及び(3/2+Inによって生じる抵抗Rs 、R7
のD C電圧降下にて決定される。
Modified Example FIG. 4 shows a circuit diagram of another embodiment of the circuit of the present invention, in which parts having the same functions as those in FIG. 1 are given the same numbers and their explanations will be omitted. This one is transistor Q2
, Q6 performs the slicing operation using signals in phase with and in phase with the input signal, and the circuit can be constructed more simply than that shown in FIG. Slice level is 13/2+I
Resistance Rs caused by 5 and (3/2+In, R7
It is determined by the DC voltage drop of

効果 上述の如く、本発明になるスライス回路は、入力信号と
同相の信号をベースに供給される第1のトランジスタと
、入力信号と逆相の信号をベースに供給される第2のト
ランジスタと、第1及び第2のトランジスタのベース及
びエミッタとアースどの間に夫々接続された定電流源と
、第1のトランジスタのエミッタに第2のトランジスタ
のベース電位に対して所定電位レベルシフl−した電位
を印加する一方、第2のトランジスタの一■ミッタに第
1のトランジスタのベース電位に対し71所定電位レベ
ルシフトした電位を印加ηるレベルシフ1へ回路と、上
記第1のトランジスタの一ルクタ及び上記第2の1−ラ
ンジメタのコレクタ、1、り大ノ(取出される信号の斧
を増幅して取出す回路とJ:り構成したため、一般に周
波数特性の良好なN 11 N +−ランジメタのみで
構成し得、又、第1及び第2のトランジスタは入力信号
と同相の信号とそれと逆相の信号との差を用いてスライ
ス動作を行41つているので、その電位差は従来回路の
2倍て゛あり(即ら、従来回路の2倍の信号振幅を用い
ており)、これにj、す、[・ランジメタがオンからオ
フになる非線形領域の影響が1/2になり、従って、信
号振幅に対して極く小さいレベルをカットする際、トラ
ンジスタの非線形動作の影響で生じるスライスレベル以
トの信号の漏洩を小に抑え得、従来回路に比(〕て小レ
ベル信号を確実にスライスし得、低電源電圧回路でも正
確にスライスし得、又、回路を比較的筒中に構成し得、
外付はコンデンサを必要どせず、又、定電流源の電流の
向きを適宜変えることにより、小レベル部分を強調した
信号を15するごどができる等の特長を有する。
Effects As described above, the slice circuit according to the present invention includes a first transistor whose base is supplied with a signal that is in phase with the input signal, a second transistor whose base is supplied with a signal that is in opposite phase to the input signal, A constant current source is connected between the base and emitter of the first and second transistors and the ground, and a potential is applied to the emitter of the first transistor at a predetermined potential level shifted from the base potential of the second transistor. At the same time, a potential level-shifted by 71 with respect to the base potential of the first transistor is applied to the first transistor of the second transistor. Since the collector of the 1-range metal is configured with a circuit for amplifying and extracting the axle of the signal to be taken out, it can generally be constructed only with the range metal with good frequency characteristics. Also, since the first and second transistors perform a slicing operation using the difference between a signal in phase with the input signal and a signal in phase with it, the potential difference is twice that of the conventional circuit (i.e. (The signal amplitude is twice that of the conventional circuit), and in addition to this, the influence of the nonlinear region where the range meta changes from on to off is halved, and therefore the signal amplitude is extremely small. When cutting very small levels, leakage of signals below the slice level caused by the nonlinear operation of transistors can be suppressed to a minimum, and compared to conventional circuits, small level signals can be sliced more reliably, and the power supply voltage is lower. Even circuits can be sliced accurately, and circuits can be relatively cylindrical,
The external device does not require a capacitor, and has the advantage that by appropriately changing the direction of the current from the constant current source, it is possible to generate a signal that emphasizes the low level portion.

【図面の簡単な説明】[Brief explanation of drawings]

第1図及び第2図、第3図は夫々本発明回路の一実施例
の回路図及びその動作説明用信号波形図、第1図は本発
明回路の他の実施例の回路図、第5図及び第6図、第7
図は夫々本出願人が先に提案したクリップ回路の一例の
回路図及びその動作説明用伝号波形図である。 1・・・C1号入力端子、2・・・信号出力端子、3,
4・・・定電流源、Q+ 、Q2 、Qs 、Q6.Q
9−014・・・1〜゛7ンジスタ、R1−R4,R6
、R7・・・抵抗、[)I、D2・・・ダイオード。 第4図 第3図 →を 第5図 第7図
1, 2, and 3 are respectively a circuit diagram of one embodiment of the circuit of the present invention and a signal waveform diagram for explaining its operation, FIG. 1 is a circuit diagram of another embodiment of the circuit of the present invention, and FIG. Figures and Figures 6 and 7
The figures are a circuit diagram of an example of a clip circuit previously proposed by the applicant and a signal waveform diagram for explaining its operation. 1...C1 input terminal, 2...signal output terminal, 3,
4... constant current source, Q+, Q2, Qs, Q6. Q
9-014...1 to 7 resistors, R1-R4, R6
, R7...Resistor, [)I, D2...Diode. Figure 4 Figure 3 → Figure 5 Figure 7

Claims (1)

【特許請求の範囲】[Claims] 入力信号と同相の信号をベースに供給される第1のトラ
ンジスタと、該入力信号と逆相の信号をベースに供給さ
れる第2のトランジスタと、該第1及び第2のトランジ
スタのベース及びエミッタとアースとの間に夫々接続さ
れた定電流源と、該第1のトランジスタのエミッタに該
第2のトランジスタのベース電位に対して所定電位レベ
ルシフトした電位を印加する一方、該第2のトランジス
タのエミッタに該第1のトランジスタのベース電位に対
して所定電位レベルシフトした電位を印加するレベルシ
フト回路と、上記第1のトランジスタのコレクタ及び上
記第2のトランジスタのコレクタより夫々取出される信
号の差を増幅して取出す回路とより構成してなることを
特徴とするスライス回路。
a first transistor whose base is supplied with a signal that is in phase with the input signal; a second transistor whose base is supplied with a signal that is in reverse phase with the input signal; and bases and emitters of the first and second transistors. and a constant current source connected between the base potential of the second transistor and a constant current source connected between the emitter of the first transistor and the ground; a level shift circuit that applies a potential level-shifted by a predetermined level with respect to the base potential of the first transistor to the emitter of the first transistor; A slice circuit characterized by comprising a circuit for amplifying and extracting a difference.
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JP59132650A Pending JPS6112113A (en) 1984-06-27 1984-06-27 Slice circuit

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JP (1) JPS6112113A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5027770A (en) * 1988-11-18 1991-07-02 Suzuki Motor Co., Ltd. Ignition controller

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US5027770A (en) * 1988-11-18 1991-07-02 Suzuki Motor Co., Ltd. Ignition controller

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