JPS6112408B2 - - Google Patents
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- JPS6112408B2 JPS6112408B2 JP52005444A JP544477A JPS6112408B2 JP S6112408 B2 JPS6112408 B2 JP S6112408B2 JP 52005444 A JP52005444 A JP 52005444A JP 544477 A JP544477 A JP 544477A JP S6112408 B2 JPS6112408 B2 JP S6112408B2
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- electrodes
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- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
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- G06G7/62—Analogue computers for specific processes, systems or devices, e.g. simulators for electric systems or apparatus
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- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/454—Output structures
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
- H10D84/217—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors of only conductor-insulator-semiconductor capacitors
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、金属−酸化物−シリコン（MOS）
形の集積半導体構造体にて実現され得る、プログ
ラム可能な相互相関器（programmable cross−
correlator）又はトランスバーサル・フイルタ
（transversal filter）として使用するのに特に適
した、アナログ信号プロセツサに関する。
形の集積半導体構造体にて実現され得る、プログ
ラム可能な相互相関器（programmable cross−
correlator）又はトランスバーサル・フイルタ
（transversal filter）として使用するのに特に適
した、アナログ信号プロセツサに関する。
非連続（discrete）アナログ信号プロセツシン
グの一般的な分野については、Dennis D.Buss及
びWalter H.Baileyが“Applications of Charge
Transfer Device to Analog Signal
Processing”1974IEEE Inter−Con Technical
Papers；Session ９、CCDs in Analog Signal
Processing、Paper ９／１に於いて検討してい
る。著者、即ちDennis D.Buss及びWalter H.
Baileyは、他の回路と共に典型的なトランスバー
サル・フイルタについて論じている。このトラン
スバーサル・フイルタに於いては、サンプル・ア
ナログ信号がCCD（charge coupled device）遅
延路にて遅延され、種々の遅延信号が種々のタツ
プ・ウエイト（tap weight）によつて増倍さ
れ、そして総計されてフイルタ作用が達成され
る。彼らが記述している構造体に於いては、遅延
アナログ信号が構造体に対して移動し、一方タツ
プ・ウエイトは構造体の固定点にて加えられる。
グの一般的な分野については、Dennis D.Buss及
びWalter H.Baileyが“Applications of Charge
Transfer Device to Analog Signal
Processing”1974IEEE Inter−Con Technical
Papers；Session ９、CCDs in Analog Signal
Processing、Paper ９／１に於いて検討してい
る。著者、即ちDennis D.Buss及びWalter H.
Baileyは、他の回路と共に典型的なトランスバー
サル・フイルタについて論じている。このトラン
スバーサル・フイルタに於いては、サンプル・ア
ナログ信号がCCD（charge coupled device）遅
延路にて遅延され、種々の遅延信号が種々のタツ
プ・ウエイト（tap weight）によつて増倍さ
れ、そして総計されてフイルタ作用が達成され
る。彼らが記述している構造体に於いては、遅延
アナログ信号が構造体に対して移動し、一方タツ
プ・ウエイトは構造体の固定点にて加えられる。
上記の構造体の一例は、Donald R.Lampe等
が、“An Electrically−Reprogrammable
Analog Transversal Filter”、1974 IEEE
International Solid−State Circuits
Conference、Session 、“Charge−
Coupled Devices and Applications”Paper
No.136に記載している。この構造体に於いて
は、CCDプロセツサを金属−窒化物−酸化物−
シリコン（MNOS）形プロセツサと組合せること
によつて、アナログ・タツプ・ウエイトが蓄積さ
れる。
が、“An Electrically−Reprogrammable
Analog Transversal Filter”、1974 IEEE
International Solid−State Circuits
Conference、Session 、“Charge−
Coupled Devices and Applications”Paper
No.136に記載している。この構造体に於いて
は、CCDプロセツサを金属−窒化物−酸化物−
シリコン（MNOS）形プロセツサと組合せること
によつて、アナログ・タツプ・ウエイトが蓄積さ
れる。
他のトランスバーサル・フイルタの例は、J.J.
Tiemann等が、“Intracell Charge−Transfer
Structures for Signal Process−ing”、IEEE
Transactions on Electron Devices、Vol.ED−
21、No.5、May1974、pp300−308に記載してい
る。この構造体に於いては、上記のLampe等の
構造体の場合とは逆に、蓄積されたアナログ信号
を通過するタツプ・ウエイトが相対的に移動す
る。アナログ信号は、周期的にサンプルされ、そ
して２つの表面電位井戸の一方に電荷として蓄積
される。電荷は電位井戸間を前後にスロツシユ
（slosh）され、一方の電位井戸に配置されると２
進タツプ・ウエイト“１”を示し、他方の電位井
戸に配置されると２進タツプ・ウエイト“０”を
示す。タツプ・ウエイト“１”の電位井戸内の電
荷は、浮遊電極技法によつて検出される。
Tiemann等が、“Intracell Charge−Transfer
Structures for Signal Process−ing”、IEEE
Transactions on Electron Devices、Vol.ED−
21、No.5、May1974、pp300−308に記載してい
る。この構造体に於いては、上記のLampe等の
構造体の場合とは逆に、蓄積されたアナログ信号
を通過するタツプ・ウエイトが相対的に移動す
る。アナログ信号は、周期的にサンプルされ、そ
して２つの表面電位井戸の一方に電荷として蓄積
される。電荷は電位井戸間を前後にスロツシユ
（slosh）され、一方の電位井戸に配置されると２
進タツプ・ウエイト“１”を示し、他方の電位井
戸に配置されると２進タツプ・ウエイト“０”を
示す。タツプ・ウエイト“１”の電位井戸内の電
荷は、浮遊電極技法によつて検出される。
Tiemann等の構造体に於いては表面電荷の量
が検出される故に、浮遊ゲート電圧の検出が用い
られる時に、信号間に混変調効果が生ずると言う
問題がある。更に、検出電極から接地までの全容
量が、空乏容量に起因して非線形である。高容量
装荷を行なえば、外部線形容量によつて上記の混
変調及び非線形効果を抑制することができるが、
かくすると出力信号振幅、従つて信号対雑音比が
減少する。
が検出される故に、浮遊ゲート電圧の検出が用い
られる時に、信号間に混変調効果が生ずると言う
問題がある。更に、検出電極から接地までの全容
量が、空乏容量に起因して非線形である。高容量
装荷を行なえば、外部線形容量によつて上記の混
変調及び非線形効果を抑制することができるが、
かくすると出力信号振幅、従つて信号対雑音比が
減少する。
本発明者等は、表面電荷ではなくて表面電位の
ための浮遊検出ノード（node）を形成する新規
な構造体によつて、アナログ信号プロセツサを非
線形にし出力信号のオフセツトを変化せしめると
ころの信号相互作用（即ち混変調）を除去し得る
ことを見出した。
ための浮遊検出ノード（node）を形成する新規
な構造体によつて、アナログ信号プロセツサを非
線形にし出力信号のオフセツトを変化せしめると
ころの信号相互作用（即ち混変調）を除去し得る
ことを見出した。
従つて、本発明に従えば、各々が入力信号電極
と出力検出電極を有し、該入力信号電極が相互に
分離され、該出力検出電極が相互に接続されてい
るところの複数個の電荷蓄積要素を具備するアナ
ログ信号プロセツサが提供される。このプロセツ
サは、共通電極と、先ず該入力信号電極を第１の
基準電位源に該出力検出電極を第２の基準電位源
に接続して、これらの電極を該共通電極に関して
定電位に設定するための制御手段を備えている。
該制御手段は、しかる後に、該第２の基準電位源
を切り離し、サンプル・アナログ信号電位源を該
入力信号電極の所定のものに個々に接続して該蓄
積要素の電荷を変え、かくしてサンプル・アナロ
グ信号電位の大きさと、該サンプル・アナログ信
号電位源と該入力信号電極との接続関係とによつ
て決まる出力信号電圧を該出力検出電極に誘導す
る。
と出力検出電極を有し、該入力信号電極が相互に
分離され、該出力検出電極が相互に接続されてい
るところの複数個の電荷蓄積要素を具備するアナ
ログ信号プロセツサが提供される。このプロセツ
サは、共通電極と、先ず該入力信号電極を第１の
基準電位源に該出力検出電極を第２の基準電位源
に接続して、これらの電極を該共通電極に関して
定電位に設定するための制御手段を備えている。
該制御手段は、しかる後に、該第２の基準電位源
を切り離し、サンプル・アナログ信号電位源を該
入力信号電極の所定のものに個々に接続して該蓄
積要素の電荷を変え、かくしてサンプル・アナロ
グ信号電位の大きさと、該サンプル・アナログ信
号電位源と該入力信号電極との接続関係とによつ
て決まる出力信号電圧を該出力検出電極に誘導す
る。
好適形態に於いては、本発明は、単一レベル
MOS技法を使用して、電子データによつて電荷
が操作され、半導体基板の表面に蓄積されるよう
にせしめられている。
MOS技法を使用して、電子データによつて電荷
が操作され、半導体基板の表面に蓄積されるよう
にせしめられている。
次に、添付図面を参照して、本発明の具体例に
ついて説明する。
ついて説明する。
具体例の以下の詳細な説明に於いて、基本参照
記号を各々の要素に用いる。一行又は一欄に於い
て反復する要素を区別する必要がある場合は、付
加的な参照記号又は番号を基本記号に付け加え
る。普通は、参照は基本記号のみで示す。
記号を各々の要素に用いる。一行又は一欄に於い
て反復する要素を区別する必要がある場合は、付
加的な参照記号又は番号を基本記号に付け加え
る。普通は、参照は基本記号のみで示す。
第１図を参照して説明すると、３モジユール
Ａ、Ｂ及びＣアナログ信号プロセツサの基本回路
は、分離された入力信号電極Ea，Eb及びEcを各
各有し、共通の出力検出電極Eoを有する３つの
電荷蓄積要素即ちキヤパシタCa，Cb及びCcを具
備する。サンプル・アナログ信号電位源Vsa，
Vsb及びVscからのアナログ信号電圧を、分離ス
イツチＷ1a，Ｗ1b及びＷ1cを介して、キヤパシタ
Ca，Cb及びCcの各々の入力電極Ea，Eb及びEc
に接続できる。選択的に、基準電位源VRを、ス
イツチＷ0a，Ｗ0b又はＷ0cの各々を介してキヤパ
シタCa，Cb又はCcの入力電極Ea，Eb及びEcの
各々に接続できる。更に別の基準電位源VFも、
スイツチWFを介して出力検出電極E0に接続でき
る。キヤパシタC0は、共通の出力電極E0と共通
の即ち接地電極Egとの間に存在し得るいくらか
の付加的な漂遊容量を示す。
Ａ、Ｂ及びＣアナログ信号プロセツサの基本回路
は、分離された入力信号電極Ea，Eb及びEcを各
各有し、共通の出力検出電極Eoを有する３つの
電荷蓄積要素即ちキヤパシタCa，Cb及びCcを具
備する。サンプル・アナログ信号電位源Vsa，
Vsb及びVscからのアナログ信号電圧を、分離ス
イツチＷ1a，Ｗ1b及びＷ1cを介して、キヤパシタ
Ca，Cb及びCcの各々の入力電極Ea，Eb及びEc
に接続できる。選択的に、基準電位源VRを、ス
イツチＷ0a，Ｗ0b又はＷ0cの各々を介してキヤパ
シタCa，Cb又はCcの入力電極Ea，Eb及びEcの
各々に接続できる。更に別の基準電位源VFも、
スイツチWFを介して出力検出電極E0に接続でき
る。キヤパシタC0は、共通の出力電極E0と共通
の即ち接地電極Egとの間に存在し得るいくらか
の付加的な漂遊容量を示す。
動作に於いて、予めプログラムされた制御手段
（この図には図示せず）が、スイツチWFを少し
の間閉じて、共通の出力電極E0を固定電位VFに
セツトする。これはリセツト動作を準備する。リ
セツトの時、全てのスイツチW0は閉じられ、ス
イツチW1は開かれたままにされて、各々の信号
ノードEa，Eb及びEcは、接地電位で良い基準電
位VRにされる。
（この図には図示せず）が、スイツチWFを少し
の間閉じて、共通の出力電極E0を固定電位VFに
セツトする。これはリセツト動作を準備する。リ
セツトの時、全てのスイツチW0は閉じられ、ス
イツチW1は開かれたままにされて、各々の信号
ノードEa，Eb及びEcは、接地電位で良い基準電
位VRにされる。
次に検出動作が続く。左側のモジユールを参照
して説明すると、２進タツプウエイト“０”とし
て、スイツチＷ0aは閉じられ、スイツチＷ1aは開
かれて、信号ノードEaにての電圧に変化は生じ
ない。このため、（浮遊）検出ノードE0の出力電
圧V0に変化は生じない。一方、２進タツプウエ
イト“１”としては、スイツチＷ0aは開かれ、ス
イツチＷ1aは閉じられて、信号ノードEaにての電
圧は、VRからVsaに変化する。このため、（浮
遊）検出ノードE0は、基準電圧VRと信号電圧
Vsaとの間の電位差に比例する容量性電圧作用を
受ける。仮に、容量性蓄積要素Caがタツプウエ
イト“１”を受け、他のタツプウエイトが“０”
であるならば、出力電圧V0は、 V0＝VF＋（Vsa−VR）Ｃａ／ＣＴ ＝VF＋（△Vsa）Ｃａ／ＣＴ ここに於いて：CT＝Ca＋Cb＋Cc＋C0 信号ノードEa，Eb及びEcが、常に低内部イン
ピーダンスの電圧源から供給を受けるので、タツ
プウエイト“１”及びタツプウエイト“０”の両
方に於いて、接地に対する全容量は常に一定の
CTである。従つて、各モジユールによる信号寄
与率（contribution）は他のモジユールによる信
号寄与率に依存しない。これは、電荷検出器を用
いた公知技術に於いて経験した如きモジユール間
の任意の信号相互作用を完全に解消できる。
して説明すると、２進タツプウエイト“０”とし
て、スイツチＷ0aは閉じられ、スイツチＷ1aは開
かれて、信号ノードEaにての電圧に変化は生じ
ない。このため、（浮遊）検出ノードE0の出力電
圧V0に変化は生じない。一方、２進タツプウエ
イト“１”としては、スイツチＷ0aは開かれ、ス
イツチＷ1aは閉じられて、信号ノードEaにての電
圧は、VRからVsaに変化する。このため、（浮
遊）検出ノードE0は、基準電圧VRと信号電圧
Vsaとの間の電位差に比例する容量性電圧作用を
受ける。仮に、容量性蓄積要素Caがタツプウエ
イト“１”を受け、他のタツプウエイトが“０”
であるならば、出力電圧V0は、 V0＝VF＋（Vsa−VR）Ｃａ／ＣＴ ＝VF＋（△Vsa）Ｃａ／ＣＴ ここに於いて：CT＝Ca＋Cb＋Cc＋C0 信号ノードEa，Eb及びEcが、常に低内部イン
ピーダンスの電圧源から供給を受けるので、タツ
プウエイト“１”及びタツプウエイト“０”の両
方に於いて、接地に対する全容量は常に一定の
CTである。従つて、各モジユールによる信号寄
与率（contribution）は他のモジユールによる信
号寄与率に依存しない。これは、電荷検出器を用
いた公知技術に於いて経験した如きモジユール間
の任意の信号相互作用を完全に解消できる。
第１図に図示した型の、全体が任意の数のモジ
ユールＫに於ける、検出ノードE0にての全電圧
V0は、 ここに於いて：△Vsnの種々の値は、スイツチ
W1及びW0によつて制御される、タツプウエイト
が“１”か“０”かに依り有限又はゼロである。
第１図に図示した構造からトランスバーサル・フ
イルタを提供することが求められる増倍作用及び
総計作用は、方程式(2)から明らかである。出力電
圧は、キヤパシタの値とアナログ信号電圧の積を
全てのキヤパシタについて総計した値と直線的関
係にある。
ユールＫに於ける、検出ノードE0にての全電圧
V0は、 ここに於いて：△Vsnの種々の値は、スイツチ
W1及びW0によつて制御される、タツプウエイト
が“１”か“０”かに依り有限又はゼロである。
第１図に図示した構造からトランスバーサル・フ
イルタを提供することが求められる増倍作用及び
総計作用は、方程式(2)から明らかである。出力電
圧は、キヤパシタの値とアナログ信号電圧の積を
全てのキヤパシタについて総計した値と直線的関
係にある。
第１図に示した如き回路は、電荷の代りに電圧
を検出するので、CCDの如き電荷操作構造は必
要ない。この回路は、例えば個別部品を備えた、
又はCMOS（complimentary metal−oxide−
silicon）工程又は信号ゲート・レベルMOS工程
を用いて、任意の線形アナログ技術に於いて実現
できる。
を検出するので、CCDの如き電荷操作構造は必
要ない。この回路は、例えば個別部品を備えた、
又はCMOS（complimentary metal−oxide−
silicon）工程又は信号ゲート・レベルMOS工程
を用いて、任意の線形アナログ技術に於いて実現
できる。
個別部品を用いると、個別キヤパシタは、スイ
ツチW0，W1及びWRを備えた電荷蓄積素子Ｃと
して利用でき、アナログ・サンプリング・スイツ
チ（図示せず）は商用アナログ・トランスミツシ
ヨン・スイツチである。集積構造に於いて、
CMOS工程を用いると、CMOSトランスミツシヨ
ン・ゲートを種々のスイツチング作用のために用
いることができる。電荷蓄積素子Ｃは酸化物キヤ
パシタンスを用いて集積できる。
ツチW0，W1及びWRを備えた電荷蓄積素子Ｃと
して利用でき、アナログ・サンプリング・スイツ
チ（図示せず）は商用アナログ・トランスミツシ
ヨン・スイツチである。集積構造に於いて、
CMOS工程を用いると、CMOSトランスミツシヨ
ン・ゲートを種々のスイツチング作用のために用
いることができる。電荷蓄積素子Ｃは酸化物キヤ
パシタンスを用いて集積できる。
第２図は、単一ゲート・レベルMOS工程を用
いる、第１図のアナログ信号プロセツサを実施す
るためのモジユールＡの特別の構造を図示する。
第２図を参照して説明すると、モジユールＡは、
二酸化シリコン（SiO2）絶縁層１１が覆つてい
る、Ｐ型シリコンの電荷蓄積本体１０を具備す
る。SiO2層１１を覆つて配置された検出電極１
２は、誘電体として絶縁層１１の部分１１ａを利
用し、分離入力電極Eaとして支持体１０の隣接
検出面１０ａを利用する線形キヤパシタンスCa
の共通電極E0を形成する。構造のこの特別な具
体化に於いて、リセツト電圧VFは、予想される
信号の全範囲に渡つて、半導体面１０ａの反転
（inver−sion）をし得るに十分な高さでなくては
ならない。
いる、第１図のアナログ信号プロセツサを実施す
るためのモジユールＡの特別の構造を図示する。
第２図を参照して説明すると、モジユールＡは、
二酸化シリコン（SiO2）絶縁層１１が覆つてい
る、Ｐ型シリコンの電荷蓄積本体１０を具備す
る。SiO2層１１を覆つて配置された検出電極１
２は、誘電体として絶縁層１１の部分１１ａを利
用し、分離入力電極Eaとして支持体１０の隣接
検出面１０ａを利用する線形キヤパシタンスCa
の共通電極E0を形成する。構造のこの特別な具
体化に於いて、リセツト電圧VFは、予想される
信号の全範囲に渡つて、半導体面１０ａの反転
（inver−sion）をし得るに十分な高さでなくては
ならない。
表面領域１０ａへのアナログ入力信号Vsa又は
基準信号VRのゲーテイングは、各々、ソース拡
散（diffusion）１５ａ，１５ｂ、浮遊トランス
フアー拡散１６ａ，１６ｂ、及び夫々制御電圧源
φ２及びφ１に接続されるゲート電極１７ａ，１
７ｂを有する分離信号ゲートW1及びW0を利用す
る。
基準信号VRのゲーテイングは、各々、ソース拡
散（diffusion）１５ａ，１５ｂ、浮遊トランス
フアー拡散１６ａ，１６ｂ、及び夫々制御電圧源
φ２及びφ１に接続されるゲート電極１７ａ，１
７ｂを有する分離信号ゲートW1及びW0を利用す
る。
第２図に示したモジユールの動作は、プログラ
ム可能なトランスバーサル・フイルタのための基
礎を提供するところのモジユールＡ，Ｂ，Ｃ，
Ｄ，Ｅ及びＦの２×３マトリツクスを図示する第
３図の構造及び動作に於いて明らかにされる。２
列の３つの基本モジユールＡ，Ｂ，Ｃ及びＤ，
Ｅ，Ｆのグループは、１つのアナログ・タツプ
（analogtap）の３つの最も重要なビツトを表わ
す。対応する水平モジユールは全て同じである。
即ち、共通支持体上のそれらの垂直方向延びは２
進率（binary ratio）にあり、２進率化されたキ
ヤパシタンスが得られる。タツプは、構造体に対
して例えば左から右へ連続的にステツプせしめら
れるので、選択された特別の２進率化されたキヤ
パシタンスは絶えず変化する。約150mls×
150mls（約3.81mm×3.81mm）の単一チツプ上に構
成された代表的な具体例に於いては、図示した２
×３マトリツクスに対して、32×６マトリツクス
が用いられて、トランスバーサル・フイルタ作用
をなす。
ム可能なトランスバーサル・フイルタのための基
礎を提供するところのモジユールＡ，Ｂ，Ｃ，
Ｄ，Ｅ及びＦの２×３マトリツクスを図示する第
３図の構造及び動作に於いて明らかにされる。２
列の３つの基本モジユールＡ，Ｂ，Ｃ及びＤ，
Ｅ，Ｆのグループは、１つのアナログ・タツプ
（analogtap）の３つの最も重要なビツトを表わ
す。対応する水平モジユールは全て同じである。
即ち、共通支持体上のそれらの垂直方向延びは２
進率（binary ratio）にあり、２進率化されたキ
ヤパシタンスが得られる。タツプは、構造体に対
して例えば左から右へ連続的にステツプせしめら
れるので、選択された特別の２進率化されたキヤ
パシタンスは絶えず変化する。約150mls×
150mls（約3.81mm×3.81mm）の単一チツプ上に構
成された代表的な具体例に於いては、図示した２
×３マトリツクスに対して、32×６マトリツクス
が用いられて、トランスバーサル・フイルタ作用
をなす。
その動作に於いて、アナログ入力信号Viは作
動増幅器２０に接続され、この増幅器２０は、代
表的な応用に於いては、チツプ３０から離れて配
置される。増幅器２０の出力は、制御信号源２１
から、信号φ1a及びφ1bの制御を受けてキヤパシ
タCm及びCnに連続的にゲートされる。これは、
アナログ入力信号Viの周期的なサンプル及びホ
ルド（hold）を提供する。そして、サンプル信号
は、出力信号VSを供給するソース・ホロワ
（source−followers）２２を介して、モジユール
Ａ−Ｆの各々に接続される。バイアス電圧Vbに
よつて引続きゲートが開放しているトランジスタ
２８は、ソース・ホロワ２２のための抵抗負荷を
提供し、一方ゲート２４は、サンプリング期間中
演算増幅器２０に負帰還をなして、ソース・ホロ
ワ２２内の非線形の種々のオフセツトのため訂正
する。ソース・ホロワ２２からの信号は、共通拡
散を介して、一つのアナログ蓄積位置のため、全
ての２進容量性ウエイト・モジユール（binary−
capacitively weighted module）に進む。
動増幅器２０に接続され、この増幅器２０は、代
表的な応用に於いては、チツプ３０から離れて配
置される。増幅器２０の出力は、制御信号源２１
から、信号φ1a及びφ1bの制御を受けてキヤパシ
タCm及びCnに連続的にゲートされる。これは、
アナログ入力信号Viの周期的なサンプル及びホ
ルド（hold）を提供する。そして、サンプル信号
は、出力信号VSを供給するソース・ホロワ
（source−followers）２２を介して、モジユール
Ａ−Ｆの各々に接続される。バイアス電圧Vbに
よつて引続きゲートが開放しているトランジスタ
２８は、ソース・ホロワ２２のための抵抗負荷を
提供し、一方ゲート２４は、サンプリング期間中
演算増幅器２０に負帰還をなして、ソース・ホロ
ワ２２内の非線形の種々のオフセツトのため訂正
する。ソース・ホロワ２２からの信号は、共通拡
散を介して、一つのアナログ蓄積位置のため、全
ての２進容量性ウエイト・モジユール（binary−
capacitively weighted module）に進む。
特に、制御信号源２１及び第４図を参照して説
明すると、制御電圧φ１及びφ２は２位相の重な
り合いのないクロツク（clock）である。クロツ
ク電圧φ1a及びφ1bは、φ１と同期的に変化し、
一方、クロツク電圧φ2a乃至φ2fはモジユールＡ
乃至Ｆの各々へのタツプウエイトの適用を制御す
る。
明すると、制御電圧φ１及びφ２は２位相の重な
り合いのないクロツク（clock）である。クロツ
ク電圧φ1a及びφ1bは、φ１と同期的に変化し、
一方、クロツク電圧φ2a乃至φ2fはモジユールＡ
乃至Ｆの各々へのタツプウエイトの適用を制御す
る。
最初に時間t1にて、アナログ信号Viは、クロツ
クφ1aの制御を受けてホルド・キヤパシタ（hold
capacitor）Cmにゲート通過する。同時に、チツ
プ全体に渡つて共通に接続されている検出電極
E0は、ゲートWFに加えられるクロツクφ１によ
つて、条件なしにVFにリセツトされ、一方基準
電圧VRも、モジユールＡ−Ｆの各々と関連する
ゲート２５ａ−２５ｆに加えられるクロツクφ１
によつて、条件なしに、検出面へとゲート通過さ
れる。
クφ1aの制御を受けてホルド・キヤパシタ（hold
capacitor）Cmにゲート通過する。同時に、チツ
プ全体に渡つて共通に接続されている検出電極
E0は、ゲートWFに加えられるクロツクφ１によ
つて、条件なしにVFにリセツトされ、一方基準
電圧VRも、モジユールＡ−Ｆの各々と関連する
ゲート２５ａ−２５ｆに加えられるクロツクφ１
によつて、条件なしに、検出面へとゲート通過さ
れる。
次に、デジタル（２進）タツプ・ウエイト信号
が、制御信号源２１からクロツクφ2a−φ2fの制
御を受けて、W1電極（第２図参照）に、条件付
（時間t2）で加えられる。本具体例に於いては、１
１０のタツプウエイトが、最初時間t2にて、左側
の列のモジユールＡ，Ｂ及びＣに加えられる。そ
の後、このウエイトは右側の列のモジユールＤ，
Ｅ及びＦに移り、時間t4にて、１０１のタツプウ
エイトに置き変わる。時間t2にて、１０１のタツ
プウエイトは右側の列モジユールＤ，Ｅ及びＦに
加えられる。仮に、シフト・レジスタ構造
（shift register structure）が制御源２１に用い
られて、タツプウエイト情報を伝達するならば、
時間t4にてのウエイト１０１は、右側の列（モジ
ユールＤ，Ｅ及びＦ）に再び移り、時間t6で左側
の列（モジユールＡ，Ｂ及びＣ）にてタツプウエ
イト１１０に置き換る。これらのタツプウエイト
は単に例にすぎず、特別のトランスバーサル・フ
イルタは要求事項に従つて選択されることは明ら
かである。負荷トランジスタ２３は、充分速い時
定数にして、クロツクφ２が加えられている間に
検出面（第２図の１０ａ参照）をその電圧（定常
状態に達する）にすることを確実にする。サンプ
ル・アナログ信号VSが、クロツクφ2a−φ2fによ
つて、左側より、検出面にゲート通過するこれら
のモジユールに於いて、同じクロツクがW0電極
を接地に短絡して、基準電圧VRから検出面を絶
縁する。仮に、φ2a−φ2fがゼロならば、基準電
圧VRは、クロツクφ２の間中検出面にゲート通
過し続けて、タツプ“０”のための表面電圧束縛
が維持される。クロツク・インターバルt2の間
中、電圧V0の総計は、共通検出電極E0に表われ
る。
が、制御信号源２１からクロツクφ2a−φ2fの制
御を受けて、W1電極（第２図参照）に、条件付
（時間t2）で加えられる。本具体例に於いては、１
１０のタツプウエイトが、最初時間t2にて、左側
の列のモジユールＡ，Ｂ及びＣに加えられる。そ
の後、このウエイトは右側の列のモジユールＤ，
Ｅ及びＦに移り、時間t4にて、１０１のタツプウ
エイトに置き変わる。時間t2にて、１０１のタツ
プウエイトは右側の列モジユールＤ，Ｅ及びＦに
加えられる。仮に、シフト・レジスタ構造
（shift register structure）が制御源２１に用い
られて、タツプウエイト情報を伝達するならば、
時間t4にてのウエイト１０１は、右側の列（モジ
ユールＤ，Ｅ及びＦ）に再び移り、時間t6で左側
の列（モジユールＡ，Ｂ及びＣ）にてタツプウエ
イト１１０に置き換る。これらのタツプウエイト
は単に例にすぎず、特別のトランスバーサル・フ
イルタは要求事項に従つて選択されることは明ら
かである。負荷トランジスタ２３は、充分速い時
定数にして、クロツクφ２が加えられている間に
検出面（第２図の１０ａ参照）をその電圧（定常
状態に達する）にすることを確実にする。サンプ
ル・アナログ信号VSが、クロツクφ2a−φ2fによ
つて、左側より、検出面にゲート通過するこれら
のモジユールに於いて、同じクロツクがW0電極
を接地に短絡して、基準電圧VRから検出面を絶
縁する。仮に、φ2a−φ2fがゼロならば、基準電
圧VRは、クロツクφ２の間中検出面にゲート通
過し続けて、タツプ“０”のための表面電圧束縛
が維持される。クロツク・インターバルt2の間
中、電圧V0の総計は、共通検出電極E0に表われ
る。
第４図の時間インターバルt3の間中、サンプル
アナログ信号電圧V1は、ホルド・キヤパシタCn
にゲート通過し、検出電極E0はリセツトされ
る。時間インターバルt4の間中、タツプウエイト
１１０がモジユールＤ，Ｅ，Ｆに加えられ、一方
タツプウエイト１０１がモジユールＡ，Ｂ及びＣ
に加えられ、総計は再び検出電極E0に得られ
る。これらのタツプウエイトは、制御信号源２１
に配置されたデジタル・シフト・レジスタ（図示
せず）の制御を受けて、チツプ３０に再度加えら
れる。全動作は、デジタル・タツプ信号が、アナ
ログ蓄積キヤパシタの各々の先に進んで、時間t5
にて、再び始動を繰り返す。
アナログ信号電圧V1は、ホルド・キヤパシタCn
にゲート通過し、検出電極E0はリセツトされ
る。時間インターバルt4の間中、タツプウエイト
１１０がモジユールＤ，Ｅ，Ｆに加えられ、一方
タツプウエイト１０１がモジユールＡ，Ｂ及びＣ
に加えられ、総計は再び検出電極E0に得られ
る。これらのタツプウエイトは、制御信号源２１
に配置されたデジタル・シフト・レジスタ（図示
せず）の制御を受けて、チツプ３０に再度加えら
れる。全動作は、デジタル・タツプ信号が、アナ
ログ蓄積キヤパシタの各々の先に進んで、時間t5
にて、再び始動を繰り返す。
共通出力検出電極E0が大きな容量であるた
め、出力信号V0は、出力増幅器を用いないで、
直接チツプ３０から得られる。いくつかの出力を
並列に接続できるので、これは、このチツプを用
いることに於いてモジユラリテイ（modularity）
を可能にする。負タツプウエイトのため、出力電
圧V0を、異なつた形態で作用する演算増幅器の
負側に供給して反転をなして、同様のチツプを用
いることができる。アナログ・タツプ・ウエイト
に於けるＤ／Ａ解析のこれ以上のビツトのため
に、その出力電圧を特定の２進率でオフ・チツプ
（off−chip）に増倍して、そして第１のチツプの
出力と総計せしめて、付加的並列チツプを用いる
ことができる。
め、出力信号V0は、出力増幅器を用いないで、
直接チツプ３０から得られる。いくつかの出力を
並列に接続できるので、これは、このチツプを用
いることに於いてモジユラリテイ（modularity）
を可能にする。負タツプウエイトのため、出力電
圧V0を、異なつた形態で作用する演算増幅器の
負側に供給して反転をなして、同様のチツプを用
いることができる。アナログ・タツプ・ウエイト
に於けるＤ／Ａ解析のこれ以上のビツトのため
に、その出力電圧を特定の２進率でオフ・チツプ
（off−chip）に増倍して、そして第１のチツプの
出力と総計せしめて、付加的並列チツプを用いる
ことができる。
選択的に、基準電圧VR＝入力ｄ−ｃバイアス
として、基準信号VRを、入力アナログ信号をバ
イアスした同じｄ−ｃ電圧から引き出すことがで
きる。この形態に於いて、入力バイアスの任意の
ドリフト（drift）は抹消され、アナログサンプ
リング率のいくらか下の周波数までの、任意の入
力ノイズも抹消される。この方法では、オンにす
る又はオフにするリセツト作用（φ１クロツク）
は、検出電極浮遊を除くために必要である。これ
は、検出面が呼び出されて（誘起されて）基準電
圧から両方向に動かされることによる。そしてい
くらかのリセツト（ナイキスト）ノイズが予期さ
れる。
として、基準信号VRを、入力アナログ信号をバ
イアスした同じｄ−ｃ電圧から引き出すことがで
きる。この形態に於いて、入力バイアスの任意の
ドリフト（drift）は抹消され、アナログサンプ
リング率のいくらか下の周波数までの、任意の入
力ノイズも抹消される。この方法では、オンにす
る又はオフにするリセツト作用（φ１クロツク）
は、検出電極浮遊を除くために必要である。これ
は、検出面が呼び出されて（誘起されて）基準電
圧から両方向に動かされることによる。そしてい
くらかのリセツト（ナイキスト）ノイズが予期さ
れる。
VR＝接地のため、検出電極E0に生ずる電圧振
動（voltage swings）は、リセツト値に対して正
である。従つて新規な出力回路が可能である。第
３図のFETスイツチWFを参照すると、ソース・
ホロワのような作用を、検出電極E0がソース・
ホロワの容量負荷を構成して行い得る（ここに於
いては、“ソース・ホロワ”が増幅器として用い
られていないことに注意）。検出電極E0の各々
は、例えば、オフ・チツプ信号増幅器の入力抵抗
である、抵抗（図示せず）オフチツプによつて負
荷される。図示した如きφ１の代りに“ソース・
ホロワ”の入力の固定ｄ−ｃレベルが、検出電極
E0のための固定基準レベルをセツトし、この固
定基準レベルから正電圧振動が始まる。固定基準
レベルからの任意の正振動は、遅い動的ソース・
ホロワの挙動の方向にあり、このため容量性出力
振動は減少しない。引続くφ１が全ての検出面を
接地して、検出電極１２をリセツト・レベルに戻
す。従つて、出力は、リセツト・クロツクの必要
なしに、信号間の必要な基準レベルに維持する。
それ故、これは、リセツト・クロツクと関連する
出力ノイズを除去する。
動（voltage swings）は、リセツト値に対して正
である。従つて新規な出力回路が可能である。第
３図のFETスイツチWFを参照すると、ソース・
ホロワのような作用を、検出電極E0がソース・
ホロワの容量負荷を構成して行い得る（ここに於
いては、“ソース・ホロワ”が増幅器として用い
られていないことに注意）。検出電極E0の各々
は、例えば、オフ・チツプ信号増幅器の入力抵抗
である、抵抗（図示せず）オフチツプによつて負
荷される。図示した如きφ１の代りに“ソース・
ホロワ”の入力の固定ｄ−ｃレベルが、検出電極
E0のための固定基準レベルをセツトし、この固
定基準レベルから正電圧振動が始まる。固定基準
レベルからの任意の正振動は、遅い動的ソース・
ホロワの挙動の方向にあり、このため容量性出力
振動は減少しない。引続くφ１が全ての検出面を
接地して、検出電極１２をリセツト・レベルに戻
す。従つて、出力は、リセツト・クロツクの必要
なしに、信号間の必要な基準レベルに維持する。
それ故、これは、リセツト・クロツクと関連する
出力ノイズを除去する。
第１図は、本発明に従う３・モジユール・アナ
ログ信号プロセツサの簡略回路図。第２図は、単
一ゲート・レベルMOS技法を用いた、第１図の
簡略回路図に図示された単一モジユールの簡略
図。第３図は、半導体技法を用いたプログラム可
能なトランスバーサル・フイルタのためのバイア
スを提供する制御回路と共に、第２図に示したモ
ジユールの２×３マトリツクスを図示した図。第
４図は、第３図に示した簡略したプログラム可能
なトランスバーサル・フイルタを制御するのに用
いる典型的なクロツク波形図。 １０……半導体基板、１１……絶縁層、１２…
…蓄積電極、１５ａ，１５ｂ……ソース領域、１
６ａ，１６ｂ……浮遊領域、１７ａ，１７ｂ……
制御電極、E0……出力検出電極、Ea，Eb，Ec…
…入力信号電極、Eg……共通電極、Ca，Cb，Cc
……電荷蓄積要素。
ログ信号プロセツサの簡略回路図。第２図は、単
一ゲート・レベルMOS技法を用いた、第１図の
簡略回路図に図示された単一モジユールの簡略
図。第３図は、半導体技法を用いたプログラム可
能なトランスバーサル・フイルタのためのバイア
スを提供する制御回路と共に、第２図に示したモ
ジユールの２×３マトリツクスを図示した図。第
４図は、第３図に示した簡略したプログラム可能
なトランスバーサル・フイルタを制御するのに用
いる典型的なクロツク波形図。 １０……半導体基板、１１……絶縁層、１２…
…蓄積電極、１５ａ，１５ｂ……ソース領域、１
６ａ，１６ｂ……浮遊領域、１７ａ，１７ｂ……
制御電極、E0……出力検出電極、Ea，Eb，Ec…
…入力信号電極、Eg……共通電極、Ca，Cb，Cc
……電荷蓄積要素。
Claims (1)
- 【特許請求の範囲】 １ 各々が入力信号電極Ea，Ed，Ecと出力検出
電極Eoを有し、該入力信号電極が相互に分離さ
れ、該出力検出電極が相互に接続されているとこ
ろの複数個の電荷蓄積要素Ca，Cb，Ccと、共通
電極Egとを具備する信号プロセツサにして、先
ず該入力信号電極を第１の基準電位源VRに該出
力検出電極を第２の基準電位源VFに接続して、
これらの電極を該共通電極に関して定電位に設定
し、しかる後に該第２の基準電位源を切り離し、
サンプル・アナログ信号電位源Vsa，Vsb，Vsc
を該入力信号電極の所定の各々に個々に接続して
該蓄積要素の電圧を変え、かくしてサンプル・ア
ナログ信号電位の大きさと、該サンプル・アナロ
グ信号電位源と該入力信号電極との接続関係とに
よつて決まる出力信号電圧を該出力検出電極に誘
導するための制御手段を備えていることを特徴と
する信号プロセツサ。 ２ 該蓄積要素の各々が、第１の基準電位源VR
又はサンプル・アナログ信号電位源のいずれかを
夫々該入力信号電極に接続するための第１のスイ
ツチWoa，Wob，Woc及び第２のスイツチWla，
Wlb，Wlcを有し、 該制御手段が、第２の基準電位源VFを該出力
検出電極に接続するための第３のスイツチWFを
有し、且つ第１のスイツチ、第２のスイツチ及び
第３のスイツチを制御する 特許請求の範囲第１項記載の信号プロセツサ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA244,097A CA1056951A (en) | 1976-01-22 | 1976-01-22 | Analog signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52100953A JPS52100953A (en) | 1977-08-24 |
| JPS6112408B2 true JPS6112408B2 (ja) | 1986-04-08 |
Family
ID=4105037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP544477A Granted JPS52100953A (en) | 1976-01-22 | 1977-01-22 | Signal processor |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US4031490A (ja) |
| JP (1) | JPS52100953A (ja) |
| AU (1) | AU2152677A (ja) |
| BE (1) | BE850658A (ja) |
| CA (1) | CA1056951A (ja) |
| DE (1) | DE2702531A1 (ja) |
| DK (1) | DK26377A (ja) |
| FR (1) | FR2339287A1 (ja) |
| GB (1) | GB1522276A (ja) |
| IT (1) | IT1076010B (ja) |
| NL (1) | NL7700612A (ja) |
| NO (1) | NO770179L (ja) |
| SE (1) | SE7700546L (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2339934A1 (fr) * | 1976-01-30 | 1977-08-26 | Thomson Csf | Dispositif correlateur a transfert de charges |
| US4101965A (en) * | 1976-05-27 | 1978-07-18 | Massachusetts Institute Of Technology | Surface acoustic wave devices for processing and storing signals |
| US4513260A (en) * | 1977-01-10 | 1985-04-23 | Texas Instruments Incorporated | Programmable frequency converting filter |
| FR2386200A1 (fr) * | 1977-03-29 | 1978-10-27 | Thomson Csf | Filtre utilisant un dispositif a transfert de charges et autocommutateur comprenant un tel filtre |
| FR2432244A1 (fr) * | 1978-07-27 | 1980-02-22 | Trt Telecom Radio Electr | Filtre pour signaux analogiques |
| US4243958A (en) * | 1979-04-26 | 1981-01-06 | Tektronix, Inc. | Phase-multiplexed CCD transversal filter |
| US4475170A (en) * | 1981-10-29 | 1984-10-02 | American Microsystems, Inc. | Programmable transversal filter |
| US4779015A (en) * | 1987-05-26 | 1988-10-18 | International Business Machines Corporation | Low voltage swing CMOS receiver circuit |
| GB9218987D0 (en) * | 1992-09-08 | 1992-10-21 | Fujitsu Ltd | Voltage storage circuits |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3787852A (en) * | 1972-04-03 | 1974-01-22 | Gen Electric | Bucket brigate delay line time multiplexed mti circuit for radar |
| US3801883A (en) * | 1972-06-02 | 1974-04-02 | Gen Electric | Surface charge signal correlator |
| US3819954A (en) * | 1973-02-01 | 1974-06-25 | Gen Electric | Signal level shift compensation in chargetransfer delay line circuits |
-
1976
- 1976-01-22 CA CA244,097A patent/CA1056951A/en not_active Expired
- 1976-01-29 US US05/653,293 patent/US4031490A/en not_active Expired - Lifetime
-
1977
- 1977-01-14 GB GB1584/77A patent/GB1522276A/en not_active Expired
- 1977-01-19 SE SE7700546A patent/SE7700546L/xx unknown
- 1977-01-20 IT IT19499/77A patent/IT1076010B/it active
- 1977-01-20 NO NO770179A patent/NO770179L/no unknown
- 1977-01-21 BE BE174307A patent/BE850658A/xx unknown
- 1977-01-21 FR FR7701768A patent/FR2339287A1/fr active Granted
- 1977-01-21 NL NL7700612A patent/NL7700612A/xx not_active Application Discontinuation
- 1977-01-21 DE DE19772702531 patent/DE2702531A1/de active Pending
- 1977-01-21 AU AU21526/77A patent/AU2152677A/en not_active Expired
- 1977-01-21 DK DK26377A patent/DK26377A/da unknown
- 1977-01-22 JP JP544477A patent/JPS52100953A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| IT1076010B (it) | 1985-04-22 |
| BE850658A (fr) | 1977-05-16 |
| FR2339287A1 (fr) | 1977-08-19 |
| CA1056951A (en) | 1979-06-19 |
| FR2339287B3 (ja) | 1979-09-21 |
| AU2152677A (en) | 1978-07-27 |
| NL7700612A (nl) | 1977-07-26 |
| DK26377A (da) | 1977-07-23 |
| JPS52100953A (en) | 1977-08-24 |
| NO770179L (no) | 1977-07-25 |
| US4031490A (en) | 1977-06-21 |
| SE7700546L (sv) | 1977-07-23 |
| GB1522276A (en) | 1978-08-23 |
| DE2702531A1 (de) | 1977-07-28 |
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