JPS61129936A - デ−タ再生回路 - Google Patents
デ−タ再生回路Info
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- JPS61129936A JPS61129936A JP59252304A JP25230484A JPS61129936A JP S61129936 A JPS61129936 A JP S61129936A JP 59252304 A JP59252304 A JP 59252304A JP 25230484 A JP25230484 A JP 25230484A JP S61129936 A JPS61129936 A JP S61129936A
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- phase
- clock
- sampling
- signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野」
この発明は例えばテレビジョン信号に重畳されたデジタ
ルデータを再生するのに用いられるデータ再生回路に関
する。
ルデータを再生するのに用いられるデータ再生回路に関
する。
衛星放送システムにおいては、テレビジョン信号を伝送
する場合、牙３図に示すように、帰線区間（Ｔ）内に同
期信号、音声信号をデジタル化したデータ１ｏとして重
畳して伝送する方式が提案されている。（ＡＶ８）は、
ナナログテレビジョン信号であり、（ＤＶ８ ） は
デジタル化されたテレビジ１ン信号である。このような
デジタルデータを再生する場合には、まず矛１にデータ
部よりクロック成分を抽出してクロック再生が行なわれ
る。クロック再生には、通常ＰＬＬ（フェーズロックド
ルーズ）回路が用いられ、データ中のクロック成分とＰ
ＬＬ回路の発振出力の位相比較が行なわれ、データとク
ロックの位相が等しくなるように図られる。このように
発生されたクロックを用いて、矛４図に示すように、デ
ータのアイ開口率の最も大きい位相位置においてデータ
金すングリングクロックでサンプルすることによってデ
ジタルデータが再生される。
する場合、牙３図に示すように、帰線区間（Ｔ）内に同
期信号、音声信号をデジタル化したデータ１ｏとして重
畳して伝送する方式が提案されている。（ＡＶ８）は、
ナナログテレビジョン信号であり、（ＤＶ８ ） は
デジタル化されたテレビジ１ン信号である。このような
デジタルデータを再生する場合には、まず矛１にデータ
部よりクロック成分を抽出してクロック再生が行なわれ
る。クロック再生には、通常ＰＬＬ（フェーズロックド
ルーズ）回路が用いられ、データ中のクロック成分とＰ
ＬＬ回路の発振出力の位相比較が行なわれ、データとク
ロックの位相が等しくなるように図られる。このように
発生されたクロックを用いて、矛４図に示すように、デ
ータのアイ開口率の最も大きい位相位置においてデータ
金すングリングクロックでサンプルすることによってデ
ジタルデータが再生される。
ところで、ＰＬＬ回路で再生されたクロックは、常に才
４図で示されるような最適位相になるとは限′らない。
４図で示されるような最適位相になるとは限′らない。
例えば、エコーや受信機の位相ひずみで疎形が歪みを生
じている場合、あるいは、ＰＬＬ回路の位相誤差が残っ
てしまう場合には、最適位相のクロックが得られず、デ
ータの誤り率が増加してしまう。特に、矛５−のような
多値伝送の場合には、アイパターンの横方向の広がりが
小さいのでクロック位相のずれは大きな問題となる。
じている場合、あるいは、ＰＬＬ回路の位相誤差が残っ
てしまう場合には、最適位相のクロックが得られず、デ
ータの誤り率が増加してしまう。特に、矛５−のような
多値伝送の場合には、アイパターンの横方向の広がりが
小さいのでクロック位相のずれは大きな問題となる。
矛６図は、デジタルデータ復調用のクロック再生回路の
従来例を示している。入力信号は、波形整形フィルタ１
２ｔ−通り、ラッチ回路１３及びクロック成分抽出回路
１４に入力される〇このクロック成分抽出回路１４で抽
出されたクロック成分は、ＰＬＬ回路１５に入力される
◎このＰＬＬ １ｇｌ路１５は、データクロックを発生
するが、このクロックの位相は必すしも才４図に示した
ように、データ信号との位相関係が最適になるとは限ら
ない。このため、このクロックは、移相回路１６によっ
て位相−ｇｋされ、アイパターンの最も開いたところに
クロックの立ち上がりが位置するように設定される。
従来例を示している。入力信号は、波形整形フィルタ１
２ｔ−通り、ラッチ回路１３及びクロック成分抽出回路
１４に入力される〇このクロック成分抽出回路１４で抽
出されたクロック成分は、ＰＬＬ回路１５に入力される
◎このＰＬＬ １ｇｌ路１５は、データクロックを発生
するが、このクロックの位相は必すしも才４図に示した
ように、データ信号との位相関係が最適になるとは限ら
ない。このため、このクロックは、移相回路１６によっ
て位相−ｇｋされ、アイパターンの最も開いたところに
クロックの立ち上がりが位置するように設定される。
移相回路１６の調整は、受信機の製造時に手動で行なわ
れるが、この工程は、量産時におけるコスト増加の大き
な要因となっている。
れるが、この工程は、量産時におけるコスト増加の大き
な要因となっている。
また、受信状況の変化による成形歪みの発生によって生
じる位相ずれ、及び回路の経時変化による位相すれに適
応できないという問題がある。このため、クロックの位
相を監視し、これを常に最適位相に保つためのクロック
位相側御方式が望まれている。
じる位相ずれ、及び回路の経時変化による位相すれに適
応できないという問題がある。このため、クロックの位
相を監視し、これを常に最適位相に保つためのクロック
位相側御方式が望まれている。
この発明は上記の事情Ｋｍみてなされたもので、データ
再生のための再生クロックの位相を常に最適な位相に自
動的に保持し得るデータ再生回路を提供することを目的
とする。
再生のための再生クロックの位相を常に最適な位相に自
動的に保持し得るデータ再生回路を提供することを目的
とする。
この発明は上記の目的全達成するために、例えは才１図
に示すように、多値データ判定回路２４０入力信号の値
と、この入力信号の期待すべき期待値との差を、差分器
２６で求め、この差分器２６の出力上、それぞれ異なる
位相位置で累積する複数の累積器２７．２８に入力する
。
に示すように、多値データ判定回路２４０入力信号の値
と、この入力信号の期待すべき期待値との差を、差分器
２６で求め、この差分器２６の出力上、それぞれ異なる
位相位置で累積する複数の累積器２７．２８に入力する
。
そして、アイバター／とサンプリング位相との関係から
、累積器２７．２８のうち、最も小さい累積データが最
適サンプリング位相に近い位置の誤差データであるもの
として、これをサンプリングロックの位相シフト情報と
して用いるものである。
、累積器２７．２８のうち、最も小さい累積データが最
適サンプリング位相に近い位置の誤差データであるもの
として、これをサンプリングロックの位相シフト情報と
して用いるものである。
以下この発明の一実施例を図面を参照して説明する。
矛１図において、入力端子２１には、複合ビデオ信号が
入力され、この信号は、アナログデジタル変換器２２に
おいて、蓋子化される。ここで、アナログデジタル変換
器２２に用いられるサンプリングクロック（ＣＫＯ）は
、ビデオ信号に重畳されているデータの伝送りロック８
波数の例えば２倍の周波数が用いられる。
入力され、この信号は、アナログデジタル変換器２２に
おいて、蓋子化される。ここで、アナログデジタル変換
器２２に用いられるサンプリングクロック（ＣＫＯ）は
、ビデオ信号に重畳されているデータの伝送りロック８
波数の例えば２倍の周波数が用いられる。
デジタル化されたビデオ信号は、デジタルビデオ処理部
（図示せず）に導かれるとともに、デジタルフィルタ２
３に入力される。このデジタルフィルタ２３は、サンプ
リングされたデータ全抽出するだめのもので、伝送デー
タを波形整形する。
（図示せず）に導かれるとともに、デジタルフィルタ２
３に入力される。このデジタルフィルタ２３は、サンプ
リングされたデータ全抽出するだめのもので、伝送デー
タを波形整形する。
この場合、デジタルフィルタラ傅成するには、伝送りロ
ックの少なくとも２倍の周波数のクロックが必要である
が、ここに入力するデータは、予じめ伝送りロックの２
倍の周波数のサンプリングクロック（ＣＫＯ）でサップ
リングされているので、通常の整形フィルタ（例えばコ
サインロールオフ）特性のもので実現できる。デジタル
フィルタ２３の出力は、多値データ判定回路２４１Ｃ入
力され、レベル判定され、送信データの推定値が得られ
る。次に、多値データ判定回路２４の出力データと、デ
ジタルフィルタ２３の出力データは、差分器２６／Ｃ入
力されて、差データが得られる。そして、差分器２６の
出力は、累積器２７と累積器２８に入力される。この場
合累積器２７と２８が差データを取り込むときの位相は
、それぞれクロック（ＣＫＡ ）が立ち上がる時点と、
クロック（ＣＫＢ ）が立ち上がる時点である。クロッ
ク（ＣＫＡ） 、 （ＣＫＢ）は、先のサンプリングク
ロック（ＣＫＯ）がフリップフロップ回路３１１１Ｃよ
って１／２ に分周されたものであり、その波形は、
互いに逆相関係にある。（矛２図参照） 累積器２７，２１１に累積されたデータは、コンパレー
タ２９にてその値の大小が判定される〇コンパレータ２
９は、累積データ（Ａ）と（Ｂ）の絶対値の大小を判定
し、値の小さい方の累積データがセレクタ３０で選択さ
れるように、このセレクタ３０を切換える。従って、値
の小さい方の累積データは、セレクタ３０を通ってデジ
タルアナログ変換器３１に入力される。このデジタルア
ナログ変換器３１の出力信号は、位相シフト回路３２の
位相制御端子に入力され、サ ′ン１リングクロック（
ＣＫＯ）の位相を制御する。
ックの少なくとも２倍の周波数のクロックが必要である
が、ここに入力するデータは、予じめ伝送りロックの２
倍の周波数のサンプリングクロック（ＣＫＯ）でサップ
リングされているので、通常の整形フィルタ（例えばコ
サインロールオフ）特性のもので実現できる。デジタル
フィルタ２３の出力は、多値データ判定回路２４１Ｃ入
力され、レベル判定され、送信データの推定値が得られ
る。次に、多値データ判定回路２４の出力データと、デ
ジタルフィルタ２３の出力データは、差分器２６／Ｃ入
力されて、差データが得られる。そして、差分器２６の
出力は、累積器２７と累積器２８に入力される。この場
合累積器２７と２８が差データを取り込むときの位相は
、それぞれクロック（ＣＫＡ ）が立ち上がる時点と、
クロック（ＣＫＢ ）が立ち上がる時点である。クロッ
ク（ＣＫＡ） 、 （ＣＫＢ）は、先のサンプリングク
ロック（ＣＫＯ）がフリップフロップ回路３１１１Ｃよ
って１／２ に分周されたものであり、その波形は、
互いに逆相関係にある。（矛２図参照） 累積器２７，２１１に累積されたデータは、コンパレー
タ２９にてその値の大小が判定される〇コンパレータ２
９は、累積データ（Ａ）と（Ｂ）の絶対値の大小を判定
し、値の小さい方の累積データがセレクタ３０で選択さ
れるように、このセレクタ３０を切換える。従って、値
の小さい方の累積データは、セレクタ３０を通ってデジ
タルアナログ変換器３１に入力される。このデジタルア
ナログ変換器３１の出力信号は、位相シフト回路３２の
位相制御端子に入力され、サ ′ン１リングクロック（
ＣＫＯ）の位相を制御する。
また、前記コンパレータ２９の判定出力は、ラッチパル
ス選択スイッチ３９の制御端子にも与えられる。このラ
ッチパルス選択スイッチ３９は、前述したクロック（Ｃ
ＫＡ） 、 （ＣＫＢ）の何れか一方を選択してラッチ
回路２５にラッチパルスとして供給するものである。
ス選択スイッチ３９の制御端子にも与えられる。このラ
ッチパルス選択スイッチ３９は、前述したクロック（Ｃ
ＫＡ） 、 （ＣＫＢ）の何れか一方を選択してラッチ
回路２５にラッチパルスとして供給するものである。
例えばセレクタ３０によって、累積器２７の累積データ
が選択された場合は、ラッチパルス選択スイッチ３９は
、累積器２７に用いられるクロック（ＣＫＡ）ｔ−％択
し、逆Ｋ、セレクタ３０によって、累積器２８の累積デ
ータか選択された場合は、ラッチパルス選択スイッチ３
９は、累積器２８に用いられるクロック（ＣＫＢ ）を
選択する。ラッチ回路２５は、多値データ判定回路２４
からの出力データをラッチする。
が選択された場合は、ラッチパルス選択スイッチ３９は
、累積器２７に用いられるクロック（ＣＫＡ）ｔ−％択
し、逆Ｋ、セレクタ３０によって、累積器２８の累積デ
ータか選択された場合は、ラッチパルス選択スイッチ３
９は、累積器２８に用いられるクロック（ＣＫＢ ）を
選択する。ラッチ回路２５は、多値データ判定回路２４
からの出力データをラッチする。
前記サン１リングクロツク（ＣＫＯ）は、位相同期ルー
プを利用したクロック発生回路によって発生されている
。即ち、入力端子２１に入力したビデオ信号の中から、
そのデータ基準位相となるクロック成分が、クロック成
分抽出回路３３で抽出され、抽出されたクロック成分は
、位相比較器３４の一方の入力端子に供給される。
プを利用したクロック発生回路によって発生されている
。即ち、入力端子２１に入力したビデオ信号の中から、
そのデータ基準位相となるクロック成分が、クロック成
分抽出回路３３で抽出され、抽出されたクロック成分は
、位相比較器３４の一方の入力端子に供給される。
電圧制御発振器３６は、伝送りロックの２倍の周波数の
発振信号を出力しており、この発振信号は、位相シフト
回路３２ｔ−通してサンプリングクロック（ＣＫＯ）と
して利用されるとともに、１７２分周器３７ｔ−介して
ｌ／２に分周され、前述した位相比較器３４の他方の入
力端子に供給される。位相比較器３４は、２人力信号の
位相差信号を聞方するもので、この位相差信号は、低域
フィルタ３５にて平滑され、直ｉｔ圧となり、これが前
記電圧制御発振器３６０周彼周波数位相制御端子に入力
される。
発振信号を出力しており、この発振信号は、位相シフト
回路３２ｔ−通してサンプリングクロック（ＣＫＯ）と
して利用されるとともに、１７２分周器３７ｔ−介して
ｌ／２に分周され、前述した位相比較器３４の他方の入
力端子に供給される。位相比較器３４は、２人力信号の
位相差信号を聞方するもので、この位相差信号は、低域
フィルタ３５にて平滑され、直ｉｔ圧となり、これが前
記電圧制御発振器３６０周彼周波数位相制御端子に入力
される。
上記のように、この発明のデータ再生回路は、クロック
成分によって、７ステムの位相同期状態を得る他に、更
に、データサンプリング位相を正確にするために、サン
プリングデ・−夕を監視し、サンプル値と所定値との差
を累積をし、その累積結果により、サンプリングクロッ
クの位相制御情報ｔ−得るものである。
成分によって、７ステムの位相同期状態を得る他に、更
に、データサンプリング位相を正確にするために、サン
プリングデ・−夕を監視し、サンプル値と所定値との差
を累積をし、その累積結果により、サンプリングクロッ
クの位相制御情報ｔ−得るものである。
以下その動作原理及び作用について、才２図を参照して
説明する。
説明する。
今、伝送データが４値のデータであった場合を考える。
入力信号のアナログ波形は、矛２図（ａ） Ｋ示すよう
なアイパターンを形成する。、１′Ｆ２図（ｂ）は、サ
ンプリングクロックであり、同図（ｄ）。
なアイパターンを形成する。、１′Ｆ２図（ｂ）は、サ
ンプリングクロックであり、同図（ｄ）。
（ｅＪはそれぞれ先のクロｙり（Ｃ’ＫＡ） 、 （Ｃ
ＫＢ）である。
ＫＢ）である。
今、サンプリングクロック（ＣＫＯ）の立ち上がり位相
が、図に示すように、アイパターンの最も大きい開口位
置からずれているものとし、サンプリングクロック（Ｃ
ＫＯ）に対してクロック（ＣＫＡ） 、 （ＣＫＢ）の
立ち上がり位相位置が図に示すような位置にあるものと
して説明する＠このような場合、サンプル値は、期待さ
れる値Ｄｌ−Ｄ４の何れにも該当ない。例えば、時点（
ｔｏ）でＤｌのレベルのデータが送られていたとしても
、受信典でのその波形のサンダル値は、８ 図に示すＡ
ｌのレベルとなる。もし、クロック位置が最適ならば、
１）ｌ＝４１となり、その差は零となるはずである。差
分器２６は、この差を検出する回路である。
が、図に示すように、アイパターンの最も大きい開口位
置からずれているものとし、サンプリングクロック（Ｃ
ＫＯ）に対してクロック（ＣＫＡ） 、 （ＣＫＢ）の
立ち上がり位相位置が図に示すような位置にあるものと
して説明する＠このような場合、サンプル値は、期待さ
れる値Ｄｌ−Ｄ４の何れにも該当ない。例えば、時点（
ｔｏ）でＤｌのレベルのデータが送られていたとしても
、受信典でのその波形のサンダル値は、８ 図に示すＡ
ｌのレベルとなる。もし、クロック位置が最適ならば、
１）ｌ＝４１となり、その差は零となるはずである。差
分器２６は、この差を検出する回路である。
従って、サンプル値と待期されるべきレベル（例えば１
）１）の差を検出し、この差が零となるように、サンプ
リングクロック（ＣＫＯ）の位相を側御丁れば、最適サ
ンプリング位相を設定することができる。この場合、ア
イパターンの中央のサンプル点は氷床あるデータとなる
が、アイとアイの間のサンプル点は、不定となり意味を
持たないので、矛２図（Ｃ）に示すように、１つおきの
サンプリング点のデータが採用される。
）１）の差を検出し、この差が零となるように、サンプ
リングクロック（ＣＫＯ）の位相を側御丁れば、最適サ
ンプリング位相を設定することができる。この場合、ア
イパターンの中央のサンプル点は氷床あるデータとなる
が、アイとアイの間のサンプル点は、不定となり意味を
持たないので、矛２図（Ｃ）に示すように、１つおきの
サンプリング点のデータが採用される。
今、テンブリング時点（ｔｏ） で、例えばサンプリ
ング値（Ａｌ）が得られたとする。このデータに対して
、多値データ判定回路２４は、す／ブリング値（人工）
に最も近い期待値たとえばＤｌｆｃ決定し、このレベル
の判定データ値（Ｄｌ）Ｌ−出力する。ここで差分器２
６は、Ｄｌ−人１の演算を行ないその誤差信号（Ｄｌ−
Ａｌ）ｔ−田方する。この誤差信号の絶対値は、この場
合は、累積器２７に入力される。このような処理が次々
と行なわれると、累積器２２内の累積データ（Ａ）と、
累積器２８内の累積データ（Ｂ）とには差が生じてくる
。
ング値（Ａｌ）が得られたとする。このデータに対して
、多値データ判定回路２４は、す／ブリング値（人工）
に最も近い期待値たとえばＤｌｆｃ決定し、このレベル
の判定データ値（Ｄｌ）Ｌ−出力する。ここで差分器２
６は、Ｄｌ−人１の演算を行ないその誤差信号（Ｄｌ−
Ａｌ）ｔ−田方する。この誤差信号の絶対値は、この場
合は、累積器２７に入力される。このような処理が次々
と行なわれると、累積器２２内の累積データ（Ａ）と、
累積器２８内の累積データ（Ｂ）とには差が生じてくる
。
つまり、矛２図の位相関係のもとでは、クロック（ＣＫ
Ａ ）の位相によるサンプル値が正しい値に近く、クロ
ック（ＣＫＢ ）の位相によるサンプル値はアイが開い
ていないのでほとんど意味のないものとなる。この結果
、クロック（ＣＫＢ ）によるサンプリング点での誤差
信号の＊＆値つまり累積器２８の出力は、はぼ正しいサ
ンプリング点での誤差信号を累積する累積器２７の出力
よりもはるかに大きな値となる。したがって、コンパレ
ータ２９は、値の小さい方のつまり累積器２７の出力が
デジタルアナログ変換器３ノに入力されるようにセレク
タ３０ｆ切換えるとともに、スイッチ３９がクロック（
ＣＫＡ）ｔ−選択するように設定する。従って、ラッチ
回路２５には、データの存在する位相位置でラッチパル
スが与えられる。またデジタルアナログ変換器：Ｉｔか
らは、誤差信号に応じた位相制御信号が優られ、この信
号忙基づいてサンプリングクロック（ＣＫＯ）の位相が
、アイの最も開いている位置となるように、つまり、誤
差信号（Ｄｌ−人ｌ）が零となるようにシフトされる。
Ａ ）の位相によるサンプル値が正しい値に近く、クロ
ック（ＣＫＢ ）の位相によるサンプル値はアイが開い
ていないのでほとんど意味のないものとなる。この結果
、クロック（ＣＫＢ ）によるサンプリング点での誤差
信号の＊＆値つまり累積器２８の出力は、はぼ正しいサ
ンプリング点での誤差信号を累積する累積器２７の出力
よりもはるかに大きな値となる。したがって、コンパレ
ータ２９は、値の小さい方のつまり累積器２７の出力が
デジタルアナログ変換器３ノに入力されるようにセレク
タ３０ｆ切換えるとともに、スイッチ３９がクロック（
ＣＫＡ）ｔ−選択するように設定する。従って、ラッチ
回路２５には、データの存在する位相位置でラッチパル
スが与えられる。またデジタルアナログ変換器：Ｉｔか
らは、誤差信号に応じた位相制御信号が優られ、この信
号忙基づいてサンプリングクロック（ＣＫＯ）の位相が
、アイの最も開いている位置となるように、つまり、誤
差信号（Ｄｌ−人ｌ）が零となるようにシフトされる。
この発明は上記の実施例に限定されるものではなく、サ
ンプリングクロック（ＣＫＯ）の周波数は、伝送データ
クロック周波数の２倍に限らず、ｎ倍（ｎは任意の正＊
Ｈ）であっても良い。
ンプリングクロック（ＣＫＯ）の周波数は、伝送データ
クロック周波数の２倍に限らず、ｎ倍（ｎは任意の正＊
Ｈ）であっても良い。
この場合は、す／グリングクロクク００のｎ倍の周期を
有しそれぞれ位相の異なるｎ個のクロックを作り、各ク
ロックに対応したｎ個の累積器を用意する。そして、谷
累！Ｘ器の出力の最も小さいものを選択してサンプリン
グクロックの位相制御情報とすれば良い。もちろん、こ
の場合は、ラッチパルスをとりだすためのスイッチも、
ｎ個のクロック入力部を有し、何れか１つｔＳ択できる
ようにする。このようにすれば、更に細かい位相調整が
ＯＴ能となる。
有しそれぞれ位相の異なるｎ個のクロックを作り、各ク
ロックに対応したｎ個の累積器を用意する。そして、谷
累！Ｘ器の出力の最も小さいものを選択してサンプリン
グクロックの位相制御情報とすれば良い。もちろん、こ
の場合は、ラッチパルスをとりだすためのスイッチも、
ｎ個のクロック入力部を有し、何れか１つｔＳ択できる
ようにする。このようにすれば、更に細かい位相調整が
ＯＴ能となる。
上記したように、この発１ｆｉＫよれば、伝送されてく
データのす、７ノリング値を監視することＫよってサン
プリングクロックの最適位相を自動的に得ることができ
る。従って、受信特性のばらつき、ＰＬＬ回路の位相誤
差残留があっても、無刺整で誤り率の少ないデータ再生
ｔ−得ることができる。また、本回路では、予じめ伝送
データクロックのｎ倍のサンプリングクロックを用いる
ので、デジタルフィルタで使用する新たなｎ倍のクロッ
ク発生手段を用いる必要かなく、構成を簡素化するのに
有効である。さらに、従来は、アナログ部品で構成され
ていたパルス整形フィルタ、多値判定回路等がデジタル
化されるので、ＬＳＩ化により部品点数８１ｊ減、大幅
な信頼性向上に有効となる。
データのす、７ノリング値を監視することＫよってサン
プリングクロックの最適位相を自動的に得ることができ
る。従って、受信特性のばらつき、ＰＬＬ回路の位相誤
差残留があっても、無刺整で誤り率の少ないデータ再生
ｔ−得ることができる。また、本回路では、予じめ伝送
データクロックのｎ倍のサンプリングクロックを用いる
ので、デジタルフィルタで使用する新たなｎ倍のクロッ
ク発生手段を用いる必要かなく、構成を簡素化するのに
有効である。さらに、従来は、アナログ部品で構成され
ていたパルス整形フィルタ、多値判定回路等がデジタル
化されるので、ＬＳＩ化により部品点数８１ｊ減、大幅
な信頼性向上に有効となる。
矛１図はこの発明の一実施例を示す構成説明図、矛２図
は、２１図の回路の動作を説明するのに示したタイミン
グ図、矛３図は、ビデオ信号の彼形説明図、矛４図１．
？５図はそれぞれアイパターンとサンプリングクロック
の同期関係説明図、矛６図は従来のデータ再生回路の説
明図である。 ２２・・・アナログデジタル変換器、２３・・・デジタ
ルフィルタ、２４・・・多値データ判定回路、２′５・
・・２ツテ回路、２６・・・差分器、２７．２８・・・
累積Ｒ１ｚ９・・・コンパレータ、３０・・・セレクタ
、３１・・・デジタルアナログ変換器、３２・・・位相
シフト回路。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 第５図 第６図
は、２１図の回路の動作を説明するのに示したタイミン
グ図、矛３図は、ビデオ信号の彼形説明図、矛４図１．
？５図はそれぞれアイパターンとサンプリングクロック
の同期関係説明図、矛６図は従来のデータ再生回路の説
明図である。 ２２・・・アナログデジタル変換器、２３・・・デジタ
ルフィルタ、２４・・・多値データ判定回路、２′５・
・・２ツテ回路、２６・・・差分器、２７．２８・・・
累積Ｒ１ｚ９・・・コンパレータ、３０・・・セレクタ
、３１・・・デジタルアナログ変換器、３２・・・位相
シフト回路。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 伝送データのデータクロックのｎ倍（ｎは正の整数）の
周波数の基本クロックを発生する発振手段と、 前記発振手段から入力されるクロックの位相シフトが可
能であり、出力をサンプリングクロックとして導出する
位相シフト回路と、 前記サンプリングクロックによって入力信号をサンプリ
ングしてアナログデジタル変換出力を得るアナログデジ
タル変換手段と、 前記アナログデジタル変換手段から出力されたデジタル
入力信号のレベルを判定しその信号の本来あるべき期待
値の信号を出力するデータ判定手段と、 前記データ判定手段の前記入力信号と前記期待値の信号
とのレベル差を演算する差分器と、前記サンプリングク
ロックのｎ倍の周期であってそれぞれ位相が異なるｎ個
のクロックを発生する手段と、 それぞれが前記ｎ個の各クロックに対応し、各クロック
によってそれぞれ前記差分器の出力を累積するｎ個の累
積器と、 前記ｎ個の累積器の累積データのうち絶対値の最も少な
い累積データを判定し、この累積データをデジタルアナ
ログ変換器に入力する手段と、 前記デジタルアナログ変換器の出力を前記位相シフト回
路に位相シフト量制御信号として入力する手段とを具備
したことを特徴とするデータ再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252304A JPS61129936A (ja) | 1984-11-29 | 1984-11-29 | デ−タ再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252304A JPS61129936A (ja) | 1984-11-29 | 1984-11-29 | デ−タ再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61129936A true JPS61129936A (ja) | 1986-06-17 |
| JPH025063B2 JPH025063B2 (ja) | 1990-01-31 |
Family
ID=17235383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252304A Granted JPS61129936A (ja) | 1984-11-29 | 1984-11-29 | デ−タ再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129936A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03106226A (ja) * | 1989-09-20 | 1991-05-02 | Victor Co Of Japan Ltd | デジタル記録再生装置 |
| US5345440A (en) * | 1990-09-14 | 1994-09-06 | National Transcommunications Limited | Reception of orthogonal frequency division multiplexed signals |
| EP0792040A3 (en) * | 1996-02-26 | 2000-12-27 | Matsushita Electric Industrial Co., Ltd. | Data receiving apparatus |
| EP1657846A3 (en) * | 1996-07-22 | 2008-03-12 | Nippon Telegraph And Telephone Corporation | Clock timing recovery methods and circuits |
| JP2010041283A (ja) * | 2008-08-04 | 2010-02-18 | Nec Electronics Corp | 通信装置 |
-
1984
- 1984-11-29 JP JP59252304A patent/JPS61129936A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03106226A (ja) * | 1989-09-20 | 1991-05-02 | Victor Co Of Japan Ltd | デジタル記録再生装置 |
| US5345440A (en) * | 1990-09-14 | 1994-09-06 | National Transcommunications Limited | Reception of orthogonal frequency division multiplexed signals |
| EP0792040A3 (en) * | 1996-02-26 | 2000-12-27 | Matsushita Electric Industrial Co., Ltd. | Data receiving apparatus |
| EP1657846A3 (en) * | 1996-07-22 | 2008-03-12 | Nippon Telegraph And Telephone Corporation | Clock timing recovery methods and circuits |
| JP2010041283A (ja) * | 2008-08-04 | 2010-02-18 | Nec Electronics Corp | 通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025063B2 (ja) | 1990-01-31 |
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