JPS61131060A - ネツトワーク制御システム - Google Patents
ネツトワーク制御システムInfo
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- JPS61131060A JPS61131060A JP60260950A JP26095085A JPS61131060A JP S61131060 A JPS61131060 A JP S61131060A JP 60260950 A JP60260950 A JP 60260950A JP 26095085 A JP26095085 A JP 26095085A JP S61131060 A JPS61131060 A JP S61131060A
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- data
- unit
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- control system
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１列ＬＬ
この開示は、命令と制御の信号が任意の１つのプロセッ
サモジュールからもう１つのプロセッサモジュールに通
信されるように手段が与えられている多重プロセッサモ
ジュールのネットワークに関する。
サモジュールからもう１つのプロセッサモジュールに通
信されるように手段が与えられている多重プロセッサモ
ジュールのネットワークに関する。
関 する の 詔
この開示は、発明者Ｊａｍｅｓ Ｈ，ＪｅＤＩ）ｅｓ
ｅｎ Ｉ［ＩとＢｒｕＣ１３Ｅ、Ｗ旧ｔｔａｋｅｒによ
る“信頼し得る通信プロトコルを用いるパワー制御ネッ
トワーク”という題名の１９８４年９月２５日出願の米
国特許出願連続番号筒６５４．ｏｓｊ号に関連し、また
発明者Ｂｒｕｃｅ Ｅ、 Ｗｈｉｔｔａｋｅｒ、 Ｊ
ａｍｅｓ Ｈ。
ｅｎ Ｉ［ＩとＢｒｕＣ１３Ｅ、Ｗ旧ｔｔａｋｅｒによ
る“信頼し得る通信プロトコルを用いるパワー制御ネッ
トワーク”という題名の１９８４年９月２５日出願の米
国特許出願連続番号筒６５４．ｏｓｊ号に関連し、また
発明者Ｂｒｕｃｅ Ｅ、 Ｗｈｉｔｔａｋｅｒ、 Ｊ
ａｍｅｓ Ｈ。
Ｊ ｅｐＤｆ３ｓｅｎ ＩＩＩ 、およびＬａｒｒｙ
Ｄ、 ３ｈａｒｐによる“多重ディジタルモジュール
のためのパワー制御ネットワーク°′という題名の１９
８４年１０月１８日出願の米国特許出願連続番号筒６６
２．４７７号にも関連している。
Ｄ、 ３ｈａｒｐによる“多重ディジタルモジュール
のためのパワー制御ネットワーク°′という題名の１９
８４年１０月１８日出願の米国特許出願連続番号筒６６
２．４７７号にも関連している。
ｑｍｏ ＊
現在のコンピュータやコンピュータシステムはもはや隔
離されて単独で働くことがない。今日、プロセッサや主
コンピユータの動作システムはネットワークを形成する
ように相互接続されており、そ、れらの動作システム間
の調整や通信はそのネットワークに求められるタスクを
効率的に達成するために絶対的に必須である。
離されて単独で働くことがない。今日、プロセッサや主
コンピユータの動作システムはネットワークを形成する
ように相互接続されており、そ、れらの動作システム間
の調整や通信はそのネットワークに求められるタスクを
効率的に達成するために絶対的に必須である。
個別のコンピュータシステム間で通信を確立する場合、
多くの問題が生じる。多くのネットワークは通信の一定
の階層組織に制限され、成るレベルのプロセッサのみが
比較し得るレベルのものと １直接通信すること
ができるが、下位または上位のレベルのプロセッサのた
めには通信の直接的経路を利用できない。
多くの問題が生じる。多くのネットワークは通信の一定
の階層組織に制限され、成るレベルのプロセッサのみが
比較し得るレベルのものと １直接通信すること
ができるが、下位または上位のレベルのプロセッサのた
めには通信の直接的経路を利用できない。
ここで述べられるシステムネットワークは、非階層的で
簡単な直接的方法でネットワーク内の任意の２つのユニ
ット間で簡単かつ直接的な通信チャンネルを自由に確立
し得る組織を提供し得る。
簡単な直接的方法でネットワーク内の任意の２つのユニ
ット間で簡単かつ直接的な通信チャンネルを自由に確立
し得る組織を提供し得る。
すなわち、任意のユニットは、必ずしもそのデータ転送
に関係しないもう１つのユニットを介して非直接接続ま
たはブリッジを形成する必要なしに、直接ライン内の任
意の他のユニットへのアクセスを得てそれと通信するた
めに等しい機会を有している。
に関係しないもう１つのユニットを介して非直接接続ま
たはブリッジを形成する必要なしに、直接ライン内の任
意の他のユニットへのアクセスを得てそれと通信するた
めに等しい機会を有している。
及１！２Ｊｉ
ここで述べられるシステム制御ネットワーク（ＳＣＮ）
はエレメントの組織化を与え、それによって、多数のプ
ロセッサまたは他のディジタルユニットはトランスミッ
タとしての任意のユニットとレシーバとしての任意の他
のユニットの間で直接通信チャンネルが確立され得るよ
うに相互接続され得る。すなわち、同軸または他の特殊
な相互接続のような特殊な配線を必要としない論理ユニ
ットの簡単なシステムにおいて、各ディジタルユニット
のために通信の°“自由なアクセス”が与えられる。さ
らに、１メガビツトのデータ速度が特殊なタイプのハー
ドウェアを必要とすることなく最も経済的な方法で実現
され得る。
はエレメントの組織化を与え、それによって、多数のプ
ロセッサまたは他のディジタルユニットはトランスミッ
タとしての任意のユニットとレシーバとしての任意の他
のユニットの間で直接通信チャンネルが確立され得るよ
うに相互接続され得る。すなわち、同軸または他の特殊
な相互接続のような特殊な配線を必要としない論理ユニ
ットの簡単なシステムにおいて、各ディジタルユニット
のために通信の°“自由なアクセス”が与えられる。さ
らに、１メガビツトのデータ速度が特殊なタイプのハー
ドウェアを必要とすることなく最も経済的な方法で実現
され得る。
この“自由なアクセス”通信の組織化は論理とネットワ
ークバスの構成によって実現され、その構成において、
各プロセッサまたは個別のディジタルモジュールはネッ
トワークインターフェイス論理ユニットを含むメインテ
ナンスインターフェイスプロセッサを有する。ネットワ
ークインターフェイス論理ユニットは内部的にメインテ
ナンスプロセッサに接続しかつネットワークバスを介し
てマスタカード論理ユニットに接続し、その論理ユニッ
トはパワー制御サブシステムとの通信を与えるとともに
遠隔サービスセンタ（診断サブシステム）への通信を与
える。
ークバスの構成によって実現され、その構成において、
各プロセッサまたは個別のディジタルモジュールはネッ
トワークインターフェイス論理ユニットを含むメインテ
ナンスインターフェイスプロセッサを有する。ネットワ
ークインターフェイス論理ユニットは内部的にメインテ
ナンスプロセッサに接続しかつネットワークバスを介し
てマスタカード論理ユニットに接続し、その論理ユニッ
トはパワー制御サブシステムとの通信を与えるとともに
遠隔サービスセンタ（診断サブシステム）への通信を与
える。
システムネットワークバスは特殊なプロトコルによって
利用され、それによってディジタルモジュールはネット
ワークバスを得てそのバスに関する他の競争者を一時的
に°°ロックアウト″する。
利用され、それによってディジタルモジュールはネット
ワークバスを得てそのバスに関する他の競争者を一時的
に°°ロックアウト″する。
そして、行先をアドレスし、メツセージデータを転送し
、そして肯定応答を受取ることによってメツセージが送
信され、その後にネットワークバスがそのバスを用いる
もう１つの競争者のために開放される。
、そして肯定応答を受取ることによってメツセージが送
信され、その後にネットワークバスがそのバスを用いる
もう１つの競争者のために開放される。
マスタカード論理ユニットは、パワーサブシステムと診
断サブシステムによってネットワークバスへのアクセス
を制御する。すなわち、任意のディジタルモジュールは
、それがパワーサブシステムまたは遠隔支持センタにお
けるプロセッサまたはユニットであるかにかかわらず、
そのネットワーク内の任意の他のディジタルユニットと
データ（またはコマンド）を交換することができる。
断サブシステムによってネットワークバスへのアクセス
を制御する。すなわち、任意のディジタルモジュールは
、それがパワーサブシステムまたは遠隔支持センタにお
けるプロセッサまたはユニットであるかにかかわらず、
そのネットワーク内の任意の他のディジタルユニットと
データ（またはコマンド）を交換することができる。
好ましい の
第１図に見られるように、システム制御ネットワーク（
ＳＯＮ）はＰｌ、Ｐ２．Ｐ３などのような多数のメイン
プロセッサを含む。メインプロセッサシステムの各々は
メインテナンスプロセッサ１０（Ｌ、１０ｂ、１０ｃな
どが与えられている。
ＳＯＮ）はＰｌ、Ｐ２．Ｐ３などのような多数のメイン
プロセッサを含む。メインプロセッサシステムの各々は
メインテナンスプロセッサ１０（Ｌ、１０ｂ、１０ｃな
どが与えられている。
システム制御ネットワークバス５０は各メインテナンス
プロセッサと、システムおよびパワーのインターフェイ
スマスタカードユニット１００とを接続する。
プロセッサと、システムおよびパワーのインターフェイ
スマスタカードユニット１００とを接続する。
システム制御ネットワークは安価で高速の専用ネットワ
ークであって、それは種々のメインテナンスプロセッサ
のエレメント間でメツセージ、コマンド、およびデータ
ファイルを送る。
ークであって、それは種々のメインテナンスプロセッサ
のエレメント間でメツセージ、コマンド、およびデータ
ファイルを送る。
システム制御ネットワークは１５までの接続ユニットを
有し得る。それらは、メインプロセッサのソフトウェア
をメインテナンスプロセッサソフトウェアと接続する５
ＯＰ−ＤＬＰ （システム制御Ｉ１０プロセッサーデー
タリンクプロセッサ）として指名されるユニットのよう
なユニットをさらに含み得る。
有し得る。それらは、メインプロセッサのソフトウェア
をメインテナンスプロセッサソフトウェアと接続する５
ＯＰ−ＤＬＰ （システム制御Ｉ１０プロセッサーデー
タリンクプロセッサ）として指名されるユニットのよう
なユニットをさらに含み得る。
代わり得る例として、第１図のシステム制御ネットワー
クは、バス５０に接続され得るシステム制御Ｉ１０プロ
セッサ（ＳＣＰ＞（図示せず）を １含み得る
。
クは、バス５０に接続され得るシステム制御Ｉ１０プロ
セッサ（ＳＣＰ＞（図示せず）を １含み得る
。
システム制御ネットワークは、単一のマスタまたは１次
制御のエレメントを持たない並列な“コンテンション（
回線争奪）”ネットワークとして実施される。ネットワ
ーク上の各エレメントは固有のアドレスを有し、それは
メツセージの送信の制御とメツセージの受信のために用
いられる。ネットワーク上の任意のエレメントは、ネッ
トワーク上の任意の他のエレメントと通信することがで
きる。
制御のエレメントを持たない並列な“コンテンション（
回線争奪）”ネットワークとして実施される。ネットワ
ーク上の各エレメントは固有のアドレスを有し、それは
メツセージの送信の制御とメツセージの受信のために用
いられる。ネットワーク上の任意のエレメントは、ネッ
トワーク上の任意の他のエレメントと通信することがで
きる。
システム制御ネットワーク（ＳＣＮ＞は、多重プロセッ
サコンピュータシステムのためのハードウェアエレメン
トを統合する。これらのハードウェアエレメントは、（
ｉ）各メインプロセッサシステムのためのメインテナン
スプロセッサを含み、それはプロセッサを初期設定して
維持し、ざらに（１１）メインプロセッサシステムのソ
フトウェアをＳＣＰのソフトウェアと統合するシステム
制御Ｉ１０プロセッサ（将来）と、（ｉｉｉ）第１図に
示されているようにシステム遠隔パワー制御とメインテ
ナンスサブシステムを統合するシステムとパワーのイン
ターフェイスマスタカードユニット１００を含む。
サコンピュータシステムのためのハードウェアエレメン
トを統合する。これらのハードウェアエレメントは、（
ｉ）各メインプロセッサシステムのためのメインテナン
スプロセッサを含み、それはプロセッサを初期設定して
維持し、ざらに（１１）メインプロセッサシステムのソ
フトウェアをＳＣＰのソフトウェアと統合するシステム
制御Ｉ１０プロセッサ（将来）と、（ｉｉｉ）第１図に
示されているようにシステム遠隔パワー制御とメインテ
ナンスサブシステムを統合するシステムとパワーのイン
ターフェイスマスタカードユニット１００を含む。
システム制御とメインテナンスのサブシステムは、
メインプロセッサ初期設定と、
メインプロセッサファームウェアローディングと、
メインプロセッサディスプレイと、
メインプロセッサテスティングと１
、ｌ１０１１１ｍ１１メインテナンスと、遠隔支持セン
タインターフェイスと、 システムパワー制御との機能を与えるように組織されて
いる。
タインターフェイスと、 システムパワー制御との機能を与えるように組織されて
いる。
システム制御ネットワークはメインテナンスサブシステ
ムの種々のエレメントを相互接続する。
ムの種々のエレメントを相互接続する。
システム制御ネットワークに接続するエレメントは、
プロセッサキャビネットメインテナンスプロセッサと、
パワーネットワークマスタ論理ユニットと、システム制
御プロセッサーデータリンクプロセッサ（ＳＣＰ−ＤＬ
Ｐ）である。
御プロセッサーデータリンクプロセッサ（ＳＣＰ−ＤＬ
Ｐ）である。
第１図におけるシステムとパワーのインターフェイスマ
スタカードユニット１００は、システム制御、パワー制
御、および遠隔支持のサブシステム間で相互接続を与え
る。すなわち、カードユニット１００は、 （ａ ） システム制御ネットワークと、（１））
パワー制御ネットワークと、（ｃ） 遠隔支持セン
タンンターフエイスとに接続する。
スタカードユニット１００は、システム制御、パワー制
御、および遠隔支持のサブシステム間で相互接続を与え
る。すなわち、カードユニット１００は、 （ａ ） システム制御ネットワークと、（１））
パワー制御ネットワークと、（ｃ） 遠隔支持セン
タンンターフエイスとに接続する。
メインテナンスサブシステムは、
（ａ ） 独立メモリキャビネット（それはカードユ
ニット１００と遠隔支持インターフェイスを収納する）
と、 （ｂ） メインプロセッサキャビネット（それはその
内部のメインテナンスプロセッサを含む）と、 （ｃ） 必要に応じて他のシステムキャビネットとを
含む。
ニット１００と遠隔支持インターフェイスを収納する）
と、 （ｂ） メインプロセッサキャビネット（それはその
内部のメインテナンスプロセッサを含む）と、 （ｃ） 必要に応じて他のシステムキャビネットとを
含む。
メインテナンスブロセツ ：
メインテナンスプロセッサ（１０ａ、１０ｆ、など）は
、アーゴノミック（ｅｒｇｏｎｏｍｉｃ ）ワークステ
ーション（ＥＷＳ）と呼ばれるワークステーション端末
とメインテナンスインターフェイスプロセッサカード１
０（ＶＩＰ）からなっている。
、アーゴノミック（ｅｒｇｏｎｏｍｉｃ ）ワークステ
ーション（ＥＷＳ）と呼ばれるワークステーション端末
とメインテナンスインターフェイスプロセッサカード１
０（ＶＩＰ）からなっている。
第１Ａ図は内部ネットワークインターフェイス論理ＩＣ
）−とともにメインテナンスプロセッサ自身を示してい
る。
）−とともにメインテナンスプロセッサ自身を示してい
る。
第１Ａ図において、メインテナンスインターフェイスプ
ロセッサ１０に接続された２つのワークスチージョン端
末Ｓ１と８２が存在する。ＶＩＰｌｏは図示された４つ
のバスを有し、それらはりＩＯ（ユニバーサル人力／出
力）テストバス１０ｔ、プロセッサＨＣＰバス１０Ｐ、
ディスクコントローラバス１０ｔ、およびシステムｉ＋
ＩＪＩＩｌネットワーク５０のためのバスを含んでいる
。
ロセッサ１０に接続された２つのワークスチージョン端
末Ｓ１と８２が存在する。ＶＩＰｌｏは図示された４つ
のバスを有し、それらはりＩＯ（ユニバーサル人力／出
力）テストバス１０ｔ、プロセッサＨＣＰバス１０Ｐ、
ディスクコントローラバス１０ｔ、およびシステムｉ＋
ＩＪＩＩｌネットワーク５０のためのバスを含んでいる
。
第１Ａ図における“アーゴノミック”ワークステーショ
ン（ＥＷＳ）端末は、システムスーババ （イザリ
オペレータ（ＳＰＯ）として働くことができ、かつメイ
ンテナンスプロセッサ１０のためのインテリジェンスと
しても働くことができる。アーゴノミックワークステー
ションは、インテル８０８６マイクロプロセツサを用い
るマイクロプロセッサベースシステムである。インテル
８０８６マイクロプロセツサは、３０６５バウアス７ベ
ニュ、サンタクララ、カリフォルニア９５０５１のイン
テルコーポレーションによる１９８１年著作権の“ｉ
ＡＰＸ使用者マニュアル”という題名の刊行物において
述べられている。
ン（ＥＷＳ）端末は、システムスーババ （イザリ
オペレータ（ＳＰＯ）として働くことができ、かつメイ
ンテナンスプロセッサ１０のためのインテリジェンスと
しても働くことができる。アーゴノミックワークステー
ションは、インテル８０８６マイクロプロセツサを用い
るマイクロプロセッサベースシステムである。インテル
８０８６マイクロプロセツサは、３０６５バウアス７ベ
ニュ、サンタクララ、カリフォルニア９５０５１のイン
テルコーポレーションによる１９８１年著作権の“ｉ
ＡＰＸ使用者マニュアル”という題名の刊行物において
述べられている。
システム 御 ットワー ニ
システム制御ネットワーク（ＳＣＮ）は、メインテナン
スサブシステムとシステム制御サブシステムの種々のエ
レメントを相互接続する。述べられたシステムにおいて
、ＳＣＮインターフェイスハードウェアは第１Ｂ図に示
されているように２つの方法で実流される。
スサブシステムとシステム制御サブシステムの種々のエ
レメントを相互接続する。述べられたシステムにおいて
、ＳＣＮインターフェイスハードウェアは第１Ｂ図に示
されているように２つの方法で実流される。
１つの方法において、ＳＣＮインターフェイスはＭＩＰ
（メインテナンスインターフェイスプロセッサ＞１０の
構造内に統合される。第２の方法において、専用制御ハ
ードウェアはパワーインターフェイスマスタカード１０
０上に与えられている。
（メインテナンスインターフェイスプロセッサ＞１０の
構造内に統合される。第２の方法において、専用制御ハ
ードウェアはパワーインターフェイスマスタカード１０
０上に与えられている。
すなわち、第１Ｂ図のシステム制御ネットワーク論理ブ
ロック５３は、 （ａ） 第１図と第１Ａ図のメインテナンスプロセッ
サ１０内の内部論理として、または（ｂ） 第１図、
第２図、および第６図に示されたシステムとパワーのイ
ンターフェイスマスタカードユニット１００として指名
された論理ユニットとして実施され得る。
ロック５３は、 （ａ） 第１図と第１Ａ図のメインテナンスプロセッ
サ１０内の内部論理として、または（ｂ） 第１図、
第２図、および第６図に示されたシステムとパワーのイ
ンターフェイスマスタカードユニット１００として指名
された論理ユニットとして実施され得る。
システム ネットワーク；“ＭＩＰタイプ″（メイン
テナンスインターフェイスプロセッサ）：メインテナン
スインターフエイスプロセッサ１０内のシステム制御ネ
ットワーク論理１０．ｖＩは、内部ＶＩＰバスとファー
ムウェア構造内に統合される。第１Ａ図はメインテナン
スインターフェイスプロセッサ１０内のネットワークイ
ンターフェイス論理１０ｍの場所を示している。
テナンスインターフェイスプロセッサ）：メインテナン
スインターフエイスプロセッサ１０内のシステム制御ネ
ットワーク論理１０．ｖＩは、内部ＶＩＰバスとファー
ムウェア構造内に統合される。第１Ａ図はメインテナン
スインターフェイスプロセッサ１０内のネットワークイ
ンターフェイス論理１０ｍの場所を示している。
第１Ｃ図において、メインテナンスインターフェイスプ
ロセッサ１０は、ＳＣＮの制御を得るためと他のインタ
ーフェイスへの握手機能を制御するように働くネット制
御回路８との２方向接続を与える。
ロセッサ１０は、ＳＣＮの制御を得るためと他のインタ
ーフェイスへの握手機能を制御するように働くネット制
御回路８との２方向接続を与える。
プロセッサ１０内のユーティリティレジスタ（それはマ
イクロプロセッサをインターフェイスしてＳＣＮデータ
レジスタにデータを書込む）はデータレジスタ１２に接
続し、そのレジスタ１２はＳＣＮで転送されるべきデー
タを保持するためとＳＣＮからのデータを受取るように
働く。
イクロプロセッサをインターフェイスしてＳＣＮデータ
レジスタにデータを書込む）はデータレジスタ１２に接
続し、そのレジスタ１２はＳＣＮで転送されるべきデー
タを保持するためとＳＣＮからのデータを受取るように
働く。
ネット制御回路８とデータレジスタ１２は、ネットワー
クバスドライバーレシーバ２４に両方向データ転送を与
える。
クバスドライバーレシーバ２４に両方向データ転送を与
える。
ネットワークアドレススイッチ１６は、ＳＣＮでアドレ
スする通信のために、オペレータがネットワークＭＩＰ
上に指示アドレスをセットすることを可能にする。
スする通信のために、オペレータがネットワークＭＩＰ
上に指示アドレスをセットすることを可能にする。
回路１２と１６はＳバスに接続し、それはマイクロプロ
セッサ１０がネットワークアドレススイッチとＳＣＮデ
ータレジスタを読出すことを可能にする。
セッサ１０がネットワークアドレススイッチとＳＣＮデ
ータレジスタを読出すことを可能にする。
システム制 ットワー （マスタタイプ）：パワー制
御マスタカード１００は、専用ネット論理ハードウェア
を介してシステム制御ネットワーク論理を制御する。
御マスタカード１００は、専用ネット論理ハードウェア
を介してシステム制御ネットワーク論理を制御する。
第２図は、制御マスタカードタイプのネットワークイン
ターフェイスハードウェアのためのシステム制御ネット
ワーク論理のブロック図を示している。第１Ｃ図と同様
に、第２図の論理はデータレジスタ１２ｑとアドレスス
イッチ１６Ｑを含んでいる。さらに、第２図のシステム
はアドレスコンパレータ１４ｑ、ステータスレジスタ１
８ｑ。
ターフェイスハードウェアのためのシステム制御ネット
ワーク論理のブロック図を示している。第１Ｃ図と同様
に、第２図の論理はデータレジスタ１２ｑとアドレスス
イッチ１６Ｑを含んでいる。さらに、第２図のシステム
はアドレスコンパレータ１４ｑ、ステータスレジスタ１
８ｑ。
およびコマンド論理回路２０Ｑを有している。
第２図に見られるように、ネットワークバスインターフ
ェイスは、表工に示された機能を与えるＮＥＴ−ＸＸと
して指名された６つの信号相互接続を与える。これらの
信号は以下の表工に示されているように定義される。
ェイスは、表工に示された機能を与えるＮＥＴ−ＸＸと
して指名された６つの信号相互接続を与える。これらの
信号は以下の表工に示されているように定義される。
表ニー ットワー バス
ＮＥＴ５Ｖ 各ネットワーク接続ニレメン
１トによってダイオードを介し てバス終端に与えられる＋５ ＤＣ ＮＥＴＬＫ ネットワークのトランスミッタ制
御を得て維持するために 用いられるＬＯＣＫ信号 ＮＥＴＡＳ ネット上のアドレスバイトの存在
を示すために用いられる ＡＤＤＲＥＳＳ信号 ＮＥＴＳＢ ネット上の有効なデータの存在を
示すためにトランスミツ タによって送られる５ＴＲＯ ＢＥｉ１手信号 ＮＥＴＡＫ ネット上のデータバイトの受信を
示すためにレシーバによ って送られるＡＣＫＮＯＷＬ ＤＧＥ ＮＥＴＤＰ データビット（Ｄ７−Ｄｏ）のた
めのＤＡＴＡ ＰＡＲＩ ＴＹ（奇数パリティ） ＮＥＴＤ［７：８］ＤＡＴＡ ＢＩＴＳシステム制御
ネットワークは、以下の表■に示される成る機能とコマ
ンドを与える。
１トによってダイオードを介し てバス終端に与えられる＋５ ＤＣ ＮＥＴＬＫ ネットワークのトランスミッタ制
御を得て維持するために 用いられるＬＯＣＫ信号 ＮＥＴＡＳ ネット上のアドレスバイトの存在
を示すために用いられる ＡＤＤＲＥＳＳ信号 ＮＥＴＳＢ ネット上の有効なデータの存在を
示すためにトランスミツ タによって送られる５ＴＲＯ ＢＥｉ１手信号 ＮＥＴＡＫ ネット上のデータバイトの受信を
示すためにレシーバによ って送られるＡＣＫＮＯＷＬ ＤＧＥ ＮＥＴＤＰ データビット（Ｄ７−Ｄｏ）のた
めのＤＡＴＡ ＰＡＲＩ ＴＹ（奇数パリティ） ＮＥＴＤ［７：８］ＤＡＴＡ ＢＩＴＳシステム制御
ネットワークは、以下の表■に示される成る機能とコマ
ンドを与える。
−システム ットワークの
ファイル操作：
マイクロコードのロードをリクエスト
マイクロコードをロード
ファイルのアンロードをリクエスト
ファイルを転送
時間機能二
時刻をリクエスト
時刻の値を転送
新しい時刻をセット
システムパワー制御ニ
ジステムパワーネット動作をリクエストキャビネット情
報をリクエスト キャビネット情報を転送 パワー制御パラメータをセット パワー制御パラメータの読出 システム区分： プロセッサＴＤをリクエスト プロセッサ１０を転送 区分ステータスをリクエスト 区分ステータスを転送 システムキャビネットマツプをリクエストシステムキャ
ビネットマツプを転送 システム再配置をリクエスト システム再配置を打切り 遠隔支持機能： 遠隔インターフェイス書込をリクエスト遠隔インターフ
ェイス書込ステータスの転送遠隔インターフェイス読出
データのリクエスト 遠隔インターフェイス読出データの転送遠隔インターフ
ェイス続出ステータスの転送プロセッサメインテナンス
： メインテナンスポートコマンドの実行 人間インターフェイスメツセージ： メツセージテキストをディスプレイ ネット −ク゛ ニフエー ： ネットワーク上の通信は任意のネットワーク装置によっ
て開始され得る。ネットワーク上の活動を指図する“１
次コントローラ°°は存在しない。
報をリクエスト キャビネット情報を転送 パワー制御パラメータをセット パワー制御パラメータの読出 システム区分： プロセッサＴＤをリクエスト プロセッサ１０を転送 区分ステータスをリクエスト 区分ステータスを転送 システムキャビネットマツプをリクエストシステムキャ
ビネットマツプを転送 システム再配置をリクエスト システム再配置を打切り 遠隔支持機能： 遠隔インターフェイス書込をリクエスト遠隔インターフ
ェイス書込ステータスの転送遠隔インターフェイス読出
データのリクエスト 遠隔インターフェイス読出データの転送遠隔インターフ
ェイス続出ステータスの転送プロセッサメインテナンス
： メインテナンスポートコマンドの実行 人間インターフェイスメツセージ： メツセージテキストをディスプレイ ネット −ク゛ ニフエー ： ネットワーク上の通信は任意のネットワーク装置によっ
て開始され得る。ネットワーク上の活動を指図する“１
次コントローラ°°は存在しない。
ネットワーク上のメツセージの通信に関連して基本的に
５つの通信フェーズが存在する。これらの５つのフェー
ズは次のようである。
５つの通信フェーズが存在する。これらの５つのフェー
ズは次のようである。
１、 ＷＡＩＴ−ＦＯＲ−ＡＤＤＲＥＳＳ２、 Ｒ
ＥＣＥＩＶＥ ＭＥＳＳＡＧＥ３、 ０ＥＴ Ｂｕ
ｓ ４、 ＴＲＡＮＳＭＩＴ ＭＥＳＳＡＧＥ５、
ＭＥＳＳＡＧＥ ＡＣＫＮＯＷＬＥＤＧＥ第３図にお
いて、これらの列挙された５つのフェーズ間の種々の関
係が示されている。すなわち、゛受信している°′装直
線おいて、“’ＷＡＩＴ−ＦＯＲ−Ａ Ｄ Ｄ ＲＥ
Ｓ Ｓ ”のフェーズが存在し、それは次に“ＲＥＣＥ
ＩＶＥ ＭＥＳＳＡＧＥ″と翫 称するフェーズを許し、その後に“ＭＥＳＳＡＧＥ
ＡＣＫＮＯＷＬＥＤＧＥ”信号が送られる。
ＥＣＥＩＶＥ ＭＥＳＳＡＧＥ３、 ０ＥＴ Ｂｕ
ｓ ４、 ＴＲＡＮＳＭＩＴ ＭＥＳＳＡＧＥ５、
ＭＥＳＳＡＧＥ ＡＣＫＮＯＷＬＥＤＧＥ第３図にお
いて、これらの列挙された５つのフェーズ間の種々の関
係が示されている。すなわち、゛受信している°′装直
線おいて、“’ＷＡＩＴ−ＦＯＲ−Ａ Ｄ Ｄ ＲＥ
Ｓ Ｓ ”のフェーズが存在し、それは次に“ＲＥＣＥ
ＩＶＥ ＭＥＳＳＡＧＥ″と翫 称するフェーズを許し、その後に“ＭＥＳＳＡＧＥ
ＡＣＫＮＯＷＬＥＤＧＥ”信号が送られる。
“送信している”装置において、”ＧＥＴＢＵＳ”と称
するフェーズが存在し、それは次にフェーズＴＲＡＮＳ
ＭＩＴ ＭＡＳＳＡＧＥ”を許し、それは次に“’Ｍ
ＥＳＳＡＧＥ ＡＣＫＮＯＷ Ｌ Ｅ Ｄ Ｇ Ｅ
”フェーズを許す。
するフェーズが存在し、それは次にフェーズＴＲＡＮＳ
ＭＩＴ ＭＡＳＳＡＧＥ”を許し、それは次に“’Ｍ
ＥＳＳＡＧＥ ＡＣＫＮＯＷ Ｌ Ｅ Ｄ Ｇ Ｅ
”フェーズを許す。
“ＷＡＩＴ−ＦＯＲ−ＡＤＤＲＥＳＳ”フェーズは通常
状態であって、ネットワーク装置の送信ステートではな
い。このフェーズにおいて、ネットワークデータバスは
行先アドレスバイトのためにモニタされる（第４図）。
状態であって、ネットワーク装置の送信ステートではな
い。このフェーズにおいて、ネットワークデータバスは
行先アドレスバイトのためにモニタされる（第４図）。
アドレスバイトは、アドレス（ＮＥＴＡＳ）とストロ−
７（ＮＥＴＳＢ）の信号がアクティブ（表工）のときに
データバス上で有効である。もしアドレスがこの装置の
ためのアドレススイッチの値に等しいならば、ＳＣＮイ
ンターフェイス論理（第２図）はメツセージを受信する
ように用意する。これに続いて、次のフェーズは“’Ｒ
ＥＣＥＩＶＥ ＭＥＳＳＡＧＥ”フェーズであり得る
。
７（ＮＥＴＳＢ）の信号がアクティブ（表工）のときに
データバス上で有効である。もしアドレスがこの装置の
ためのアドレススイッチの値に等しいならば、ＳＣＮイ
ンターフェイス論理（第２図）はメツセージを受信する
ように用意する。これに続いて、次のフェーズは“’Ｒ
ＥＣＥＩＶＥ ＭＥＳＳＡＧＥ”フェーズであり得る
。
＊ｙト’）−１ＲＥｃＥｒＶ Ｍ Ｓ Ｇフ
ェーズ： この°’ＲＥＣＥＩＶＥ ＭＥＳＳＡＧＥ”フェーズ
は”ＷＡ ＩＴ−ＦＯＲ−ＡＤＤＲＥＳＳ”フェーズか
らの“アドレス検知されたパ条件に従わなければならな
い。受信されたデータの最初のバイトは行先アドレス（
第４図）バイトである（これＬｔＷＡＩＴ−ＦＯＲ−Ａ
ＤＤＲＥＳＳ７エーズにおいて検知される）。
ェーズ： この°’ＲＥＣＥＩＶＥ ＭＥＳＳＡＧＥ”フェーズ
は”ＷＡ ＩＴ−ＦＯＲ−ＡＤＤＲＥＳＳ”フェーズか
らの“アドレス検知されたパ条件に従わなければならな
い。受信されたデータの最初のバイトは行先アドレス（
第４図）バイトである（これＬｔＷＡＩＴ−ＦＯＲ−Ａ
ＤＤＲＥＳＳ７エーズにおいて検知される）。
握手信号ｒあ６ｓＴＲＯＢＥとＡＣＫＮＯＷＬＥＤＧＥ
（ＮＥＴＳＢとＮＥＴＡＫ）は、ネットワー・り上で
メツセージバイトを送るために用いられる。
（ＮＥＴＳＢとＮＥＴＡＫ）は、ネットワー・り上で
メツセージバイトを送るために用いられる。
データ読出の各バイト（アドレスバイトを含む）のため
に、水平パリティ（ＬＰ）トータルが計算されなければ
ならない。受信された最後のバイトは、メツセージ保全
（第４図・）を確実にするために、ＬＰ（水平パリティ
）バイトであろう。
に、水平パリティ（ＬＰ）トータルが計算されなければ
ならない。受信された最後のバイトは、メツセージ保全
（第４図・）を確実にするために、ＬＰ（水平パリティ
）バイトであろう。
ＬＰヒト−ルは、“ＯＯ”１６進数の開始値の“排他的
ＯＲ”を行なって各メツセージバイトを用いて計算され
る。メツセージの終わりにおいて受信される水平パリテ
ィバイトは、次にその計算されたトータルを’ＦＦ”１
６進数にすべきである。
ＯＲ”を行なって各メツセージバイトを用いて計算され
る。メツセージの終わりにおいて受信される水平パリテ
ィバイトは、次にその計算されたトータルを’ＦＦ”１
６進数にすべきである。
次のフェーズはＭＥＳＳＡＧＥ ＡＣＫＮＯＷＬＥＤ
ＧＥ−ＲＥＣＥ ＩＶＥＲフェーズであろう。
ＧＥ−ＲＥＣＥ ＩＶＥＲフェーズであろう。
ットワークＧＥＴ Ｂｕｓフェーズ：成るネットワー
ク装置がネットワーク上で送信されるべきメツセージを
有しているとき、それはまずネットワークの制御を得な
ければならない。
ク装置がネットワーク上で送信されるべきメツセージを
有しているとき、それはまずネットワークの制御を得な
ければならない。
’ＧＥＴ ＢｔＪＳ″フェーズがこれを達成する。
ネｙ ト’）−り（ｉ号ＬＯＣＫ、ＮＥＴＬＫ／ （第
１Ｂ図、第２図）は、システム制御ネットワーク（ＳＣ
Ｎ）を制御するために、送信装置によって用いられる。
１Ｂ図、第２図）は、システム制御ネットワーク（ＳＣ
Ｎ）を制御するために、送信装置によって用いられる。
この信号はアクティブのときネットワークが使用中であ
ることを示す。任意のＳＣＮ装置はＧＥＴ Ｂｕｓフ
ェーズの手順に従うことによってそれを活性化し得る。
ることを示す。任意のＳＣＮ装置はＧＥＴ Ｂｕｓフ
ェーズの手順に従うことによってそれを活性化し得る。
ＧＥＴ Ｂｕｓフェーズステップ１：はネットワーク
上のＬＯＣＫ入力信号をモニタする。もしそれがアクテ
ィブであれば、バスは既に使用中であって、ステップ５
にいく。もしＬＯＣＫがアクティブでなければ、ＧＥＴ
８ＬＩＳフエーズは進むことができて、ステップ２
に行く。
上のＬＯＣＫ入力信号をモニタする。もしそれがアクテ
ィブであれば、バスは既に使用中であって、ステップ５
にいく。もしＬＯＣＫがアクティブでなければ、ＧＥＴ
８ＬＩＳフエーズは進むことができて、ステップ２
に行く。
ＧＥＴ Ｂｕｓフェーズステップ２；ここで、ネット
ワークに出力されたＬＯＣＫ信号は活性化されなければ
ならない。同時に、この装置のためのアドレス（すなわ
ち、アドレススイッチに等しい値）がネットワークデー
タライン（第１Ｂ図と第２Ｂ図におけるＮＥＴＤ［７：
８］）内にドライブされなければならない。すなわち、
ネットワークＧＥＴ ＢｔＪＳアドレスフォーマット
が次の配列に従って折り返されよう。
ワークに出力されたＬＯＣＫ信号は活性化されなければ
ならない。同時に、この装置のためのアドレス（すなわ
ち、アドレススイッチに等しい値）がネットワークデー
タライン（第１Ｂ図と第２Ｂ図におけるＮＥＴＤ［７：
８］）内にドライブされなければならない。すなわち、
ネットワークＧＥＴ ＢｔＪＳアドレスフォーマット
が次の配列に従って折り返されよう。
−り上にＬＯＣＫ信号とユニットアドレスを活性化した
後に、遅延が起こらなければならない（第５図）。その
遅延の後に、ネットワークデータバスは読出されてこの
Ｉｆｆのためのユニットアドレスと比較されなければな
らない。もしこの装置のための装置アドレスがデータバ
ス上になければ、“アクセス争い”が起こっている。Ｌ
ＯＣＫとデータバスのドライバは不活性化されなければ
ならず、そしてプロセスはステップ５に行（。もしデー
タバス上に良好な比較が起これば、ＧＥＴ ＢＵＳフ
ェーズは進むことができる。
後に、遅延が起こらなければならない（第５図）。その
遅延の後に、ネットワークデータバスは読出されてこの
Ｉｆｆのためのユニットアドレスと比較されなければな
らない。もしこの装置のための装置アドレスがデータバ
ス上になければ、“アクセス争い”が起こっている。Ｌ
ＯＣＫとデータバスのドライバは不活性化されなければ
ならず、そしてプロセスはステップ５に行（。もしデー
タバス上に良好な比較が起これば、ＧＥＴ ＢＵＳフ
ェーズは進むことができる。
ＧＥＴ ＢｔＪＳフェーズステップ４；もしネットワ
ークの制御が得られれば、ＬＯＣＫ信号は、メツセージ
送信が続く限り、送信している装置によって主張され続
けなければならない。装置アドレスはデータバスから除
去されなければならない。
ークの制御が得られれば、ＬＯＣＫ信号は、メツセージ
送信が続く限り、送信している装置によって主張され続
けなければならない。装置アドレスはデータバスから除
去されなければならない。
上記のステップ３（アクセス争い）に失敗した他の装置
がバスから降りることができるように遅延が起こらなけ
ればならない。次のフェーズは５ＥＮＤ ＭＥＳＳＡ
ＧＥフェーズであろう。
がバスから降りることができるように遅延が起こらなけ
ればならない。次のフェーズは５ＥＮＤ ＭＥＳＳＡ
ＧＥフェーズであろう。
ＧＥＴ Ｂｕｓフエーズステッ ５；もしバス制御が
得ら・れなければ（すなわち、バスが既に使用中である
かまたはバスの゛アクセス争い′が存在していれば）、
ネットワーク制御を求めている装置は成る°゛ランダム
゛時間間ＷＡＩＴ−ＦＯＲ−ＡＤＤＲＥＳＳフェーズに
戻らなければならず、そして次にＧＥＴ Ｂｕｓフェ
ーズを再び試みる。
得ら・れなければ（すなわち、バスが既に使用中である
かまたはバスの゛アクセス争い′が存在していれば）、
ネットワーク制御を求めている装置は成る°゛ランダム
゛時間間ＷＡＩＴ−ＦＯＲ−ＡＤＤＲＥＳＳフェーズに
戻らなければならず、そして次にＧＥＴ Ｂｕｓフェ
ーズを再び試みる。
ネットワーク５ＥＮＤ ＳＳＡ フェーＬ：
このフェーズの間、ＬＯＣＫ出力信号はアクティブに留
まらなければならない。送られるべき最初のバイトは“
行先アドレスバイト″（第４図）である。アドレス信号
はこのバイトで活性化されなければならない。アドレス
信号はメツセージの残りのバイトのために不活性化され
なければならない。
まらなければならない。送られるべき最初のバイトは“
行先アドレスバイト″（第４図）である。アドレス信号
はこのバイトで活性化されなければならない。アドレス
信号はメツセージの残りのバイトのために不活性化され
なければならない。
握手信号（ＳＴＲＯ８ＥとＡＣＫＮＯＷＬＥＤＧ、Ｅ）
はネットワーク上でメツセージバイトを送るために用い
られる。送信装置はデータバスＮＥＴＤ［７：８］上に
情報を置いて、ストローブ信号ＮＥＴＳＢを活性化する
。受信装置はデータバスを読出して、それがＡＣＫＮＯ
ＷＬＥＤＧＥ信号ＮＥＴＡＫを活性化させることによっ
て、情報を受取ったことをトランスミッタに知らせる。
はネットワーク上でメツセージバイトを送るために用い
られる。送信装置はデータバスＮＥＴＤ［７：８］上に
情報を置いて、ストローブ信号ＮＥＴＳＢを活性化する
。受信装置はデータバスを読出して、それがＡＣＫＮＯ
ＷＬＥＤＧＥ信号ＮＥＴＡＫを活性化させることによっ
て、情報を受取ったことをトランスミッタに知らせる。
次に、トランスミッタは５ＴＲＯＢＥを不活性化し、レ
シーバはＡＣＫＮＯＷＬＥＤＧＥを不活性化する。
シーバはＡＣＫＮＯＷＬＥＤＧＥを不活性化する。
送信装置はネットワーク上で送られるすべてのバイトに
ついて水平パリティ（ＬＰ）を計算しなければならない
。メツセージの最後のデータバイトに続いて送られたバ
イトは実際のＬＰバイト（第４図）である。
ついて水平パリティ（ＬＰ）を計算しなければならない
。メツセージの最後のデータバイトに続いて送られたバ
イトは実際のＬＰバイト（第４図）である。
メツセージの送信／受信フェーズの完了の侵に、次のフ
ェーズはＭＥＳＳＡＧＥ ＡＣＫＮＯＷＬＥＤＧＥ−
ＴＲＡＮＳＭ ＩＴＴＥＲフェーズでなければならない
。
ェーズはＭＥＳＳＡＧＥ ＡＣＫＮＯＷＬＥＤＧＥ−
ＴＲＡＮＳＭ ＩＴＴＥＲフェーズでなければならない
。
ネットワークメツセージフォーマットは第４図に示され
ており、成るデータビットは、行先アドレスのため、操
作アドレスのため、コマンドバイトのため、水平パリテ
ィバイトのため、およびダミーバイトのために与えられ
ている。
ており、成るデータビットは、行先アドレスのため、操
作アドレスのため、コマンドバイトのため、水平パリテ
ィバイトのため、およびダミーバイトのために与えられ
ている。
ＧＥＴ ８ＬＩＳフエーズ、ＭＥＳＳＡＧＥフ工−，
２”、 おにびＡＣＫＮＯＷＬＥＤＧＥ７エーズのため
に用いられる相対的な遅延時間とメツセージフローの概
略図が第５図に示されている。
２”、 おにびＡＣＫＮＯＷＬＥＤＧＥ７エーズのため
に用いられる相対的な遅延時間とメツセージフローの概
略図が第５図に示されている。
メツセージ送信の完了の後に、ＭＥＳＳＡＧＥＡＣＫＮ
ＯＷＬＥＤＧＥ−ＴＲＡＮＳＭ ＩＴＴＥＲフェーズが
ここで与えられる。
ＯＷＬＥＤＧＥ−ＴＲＡＮＳＭ ＩＴＴＥＲフェーズが
ここで与えられる。
最後のメツセージバイト（すなわち、水平パリティバイ
ト）の送信の後に、送信装置はメツセージの“ＯＫ″受
信を肯定応答する受信ユニットを待たなければならない
。第５図に見られるように、トランスミッタは遅延して
、次に“ダミーバイト”を送る。ダミーバイトは任意の
特定の値であり得る。
ト）の送信の後に、送信装置はメツセージの“ＯＫ″受
信を肯定応答する受信ユニットを待たなければならない
。第５図に見られるように、トランスミッタは遅延して
、次に“ダミーバイト”を送る。ダミーバイトは任意の
特定の値であり得る。
もし受信されたメツセージが“ＯＫ”であったならば、
受信装置はダミーバイトのためのＳＴＲ’ＯＢＥ信号に
応答してＡＣＫＮＯＷＬＥＤＧＥ信号を送り返す。もし
これが所定の時間期間内に起こらなければ、トランスミ
ッタはメツセージが“ＯＫでなかった”と考え、そして
トランスミッタは再びメツセージを送信する。
受信装置はダミーバイトのためのＳＴＲ’ＯＢＥ信号に
応答してＡＣＫＮＯＷＬＥＤＧＥ信号を送り返す。もし
これが所定の時間期間内に起こらなければ、トランスミ
ッタはメツセージが“ＯＫでなかった”と考え、そして
トランスミッタは再びメツセージを送信する。
２、 ＭＥＳＳＡＧＥ ＡＣＫＮＯＷ
−：最後のメツセージバイト（すなわち、水平パ
リティバイトＬＰ）の受信の完了の後に、受信ユニット
はメツセージを肯定応答するために用意しなければなら
ない。レシーバはまず水平と垂直のパリティを含むメツ
セージの保全性をチェックしなければならない。これを
行なう闇、それはトランスミッタによって送られたダミ
ーバイトのための５ＴＲＯＢＥ４Ｃ対ｔ８ ”ＡＣＫＮ
ＯＷＬＥＤＧＥ”をこのときに送り返してはならない。
−：最後のメツセージバイト（すなわち、水平パ
リティバイトＬＰ）の受信の完了の後に、受信ユニット
はメツセージを肯定応答するために用意しなければなら
ない。レシーバはまず水平と垂直のパリティを含むメツ
セージの保全性をチェックしなければならない。これを
行なう闇、それはトランスミッタによって送られたダミ
ーバイトのための５ＴＲＯＢＥ４Ｃ対ｔ８ ”ＡＣＫＮ
ＯＷＬＥＤＧＥ”をこのときに送り返してはならない。
もしメツセージが“ＯＫ”であれば、レシーバはダミー
バイトが受取られたときに肯定応答する。
バイトが受取られたときに肯定応答する。
もしメツセージが“非ＯＫ″であったならば、レシーバ
はダミーバイトに応答しない。これはまた、“非ＯＫ
”応答によるトランスミッタの休止を強制する。
はダミーバイトに応答しない。これはまた、“非ＯＫ
”応答によるトランスミッタの休止を強制する。
ネットワークに関するトランスミッタ／レシーバのフロ
ーは表■に示されている。
ーは表■に示されている。
■−トーンスミツタ／レシーバのフローＷａｉｔ−Ｆｏ
ｒ −Ａｄｄｒｅｓｓ Ｗａｉｔ−Ｆｏｒ −Ａｄｄ
ｒｅｓｓＧ ｅｔ −ｓ ｕｓ Ｗａｉｔ
−Ｆ Ｏｒ −Ａ ｄｄｒｅｓｓアドレス送出
ユニットアドレス検知メツセージ送出 メツセ
ージ受信ＬＰＷバイト後の遅延 ＬＰＷと垂直パリティ
のチェック ダミーバイト送出 “ＯＫ″肯定応答メツセージ送
信完了 メツセージ受信完了Ｗａｉｔ−Ｆｏｒ −Ａ
ｄｄｒｅｓｓ Ｗａｉｔ−Ｆｏｒ −Ａｄｄｒｅｓｓ
に戻る に戻る ットワークメッセージフォーマット： 第４図に見られたように、“Ｎ”バイトのメツセージが
示された。ネットワークバス上で送信されたすべてのメ
ツセージはこのフォーマットに従う。以下に示された表
■はこのフォーマットの各バイトの詳細な構造を示して
いる。
ｒ −Ａｄｄｒｅｓｓ Ｗａｉｔ−Ｆｏｒ −Ａｄｄ
ｒｅｓｓＧ ｅｔ −ｓ ｕｓ Ｗａｉｔ
−Ｆ Ｏｒ −Ａ ｄｄｒｅｓｓアドレス送出
ユニットアドレス検知メツセージ送出 メツセ
ージ受信ＬＰＷバイト後の遅延 ＬＰＷと垂直パリティ
のチェック ダミーバイト送出 “ＯＫ″肯定応答メツセージ送
信完了 メツセージ受信完了Ｗａｉｔ−Ｆｏｒ −Ａ
ｄｄｒｅｓｓ Ｗａｉｔ−Ｆｏｒ −Ａｄｄｒｅｓｓ
に戻る に戻る ットワークメッセージフォーマット： 第４図に見られたように、“Ｎ”バイトのメツセージが
示された。ネットワークバス上で送信されたすべてのメ
ツセージはこのフォーマットに従う。以下に示された表
■はこのフォーマットの各バイトの詳細な構造を示して
いる。
表ＩＶ−ットワークメッセージフォーマット１
アドレス１ Ｄｎ［４：５］＝メツセ一ジ行先アドレ
ス。
アドレス１ Ｄｎ［４：５］＝メツセ一ジ行先アドレ
ス。
２ アドレス２ ［）＋１［４：５］−メツセ
ージソースアドレス。
ージソースアドレス。
３ コマンド１ 続くべきデータのタイプまたは
レシーバによって 取られるべき必要な動作 を特定化する。
レシーバによって 取られるべき必要な動作 を特定化する。
４ コマンド２ コマンドバイト１の続き。
コマンドの最小桁バイト。
５ 長ざ１Ａ 続くメツセージのデータ部分の
長さを特定化。
長さを特定化。
６ 長ざ２Ａ 長さバイト１の続き。
長さの最小桁バイト。
７ 艮ざ１Ｂ 長さ１Ａバイトの複製。
８ 長さ２Ｂ 長ざ２Ａバイトの複製。
９から データ データ情報。“Ｎ”はＮＮ＋９
長さバイトによって与えられる値。
長さバイトによって与えられる値。
Ｎ＋１０ ＬＰＷ ’“ダミー”以外のメツセ
ージのすべてのバイトの ための水平パリティバイ ト。
ージのすべてのバイトの ための水平パリティバイ ト。
Ｎ＋１１ ダミー メツセージ肯定応答のためのダ
ミーバイト。
ミーバイト。
注： Ｎ−００００からＦＦＦＦの１６進数。
Ｎ−００００はデータバイトが続いていないことを示す
。
。
マスタカードユニット１００は、遠隔診断を与える遠隔
支持センタインターフェイス３００のだめの中央接続に
加えて、システム制御ネットワー ）りとパワー
制御ネットワークのための中央相互接続点を与える。そ
れはパワーネットワークのためのマスタ制御でもあり、
ネットワーク内のすべてのユニットのパワーオン／オフ
動作のために働き得る。しかし、マスタカードユニット
１００はシステム制御ネットワーク内のもう１つの装置
であって、任意の優先権またはそのようなマタステータ
スを保持しない。
支持センタインターフェイス３００のだめの中央接続に
加えて、システム制御ネットワー ）りとパワー
制御ネットワークのための中央相互接続点を与える。そ
れはパワーネットワークのためのマスタ制御でもあり、
ネットワーク内のすべてのユニットのパワーオン／オフ
動作のために働き得る。しかし、マスタカードユニット
１００はシステム制御ネットワーク内のもう１つの装置
であって、任意の優先権またはそのようなマタステータ
スを保持しない。
ここで述べられたマルチプロセッサシステムのようなシ
ステムにおいて、任意の与えられたときにただ１つのア
クティブマスタが存在し得る。しかし、システムの動作
とメインテナンスに対するその重要性のために、予価の
マスタカードユニットが存在することが好ましい。
ステムにおいて、任意の与えられたときにただ１つのア
クティブマスタが存在し得る。しかし、システムの動作
とメインテナンスに対するその重要性のために、予価の
マスタカードユニットが存在することが好ましい。
第６図はシステムとパワーのインターフェイスマスタカ
ードユニット１００のブロック図を示している。
ードユニット１００のブロック図を示している。
マスタカードユニット１００は８メガヘルツで動作する
（前述のインテル８０８６のような）マイクロプロセッ
サを備えている。それはＦＲＯＭｌｏｏｍｌからのその
コードを実行する。第６図のマイクロプロセッサ１０ｏ
／４Ｉはデータバッファとオペレーティングスタックの
ために８Ｋ ＲＡＭ１００ｃＬを利用する。それは構
成に依存するオプションフラグをストアするために電気
的に消去可能なＰＲＯＭ１００ｅ＋ｚを用いる。時刻回
路１００はパワー不調時の動作のためにバッテリによっ
てバックアップされている。６つのインジケータと５つ
のスイッチ１００ｗがカードそれ自身のメインテナンス
のためにカード上に与えられている。
（前述のインテル８０８６のような）マイクロプロセッ
サを備えている。それはＦＲＯＭｌｏｏｍｌからのその
コードを実行する。第６図のマイクロプロセッサ１０ｏ
／４Ｉはデータバッファとオペレーティングスタックの
ために８Ｋ ＲＡＭ１００ｃＬを利用する。それは構
成に依存するオプションフラグをストアするために電気
的に消去可能なＰＲＯＭ１００ｅ＋ｚを用いる。時刻回
路１００はパワー不調時の動作のためにバッテリによっ
てバックアップされている。６つのインジケータと５つ
のスイッチ１００ｗがカードそれ自身のメインテナンス
のためにカード上に与えられている。
第６図に見られるように、パワー制御インターフェイス
１００Ｐは、ネットワーク内の種々のパワーユニットへ
の接続によってパワー制御のために用いられる。
１００Ｐは、ネットワーク内の種々のパワーユニットへ
の接続によってパワー制御のために用いられる。
遠隔支持インターフェイス１００ｒは、システム診断の
通信とメインテナンス目的のために用いられる遠隔支持
センター３００に接続する。
通信とメインテナンス目的のために用いられる遠隔支持
センター３００に接続する。
システムｌｌ１ｌｌＩｌＩネツトワーク論理１００ｓは
、種々のプロセッサシステムへの相互接続を示す第１図
のバス５０のための接続である。
、種々のプロセッサシステムへの相互接続を示す第１図
のバス５０のための接続である。
カードユニット１００は、
共通初期設定モジュールと、
シ・ステム固有の初期設定モジュールと、遠隔支持モジ
ュールと、 メモリ管理モジュールと、 タイマ管理モジュールと、 システム制御ネットワークモジュールと、パワーフロー
モジュールを備えている。
ュールと、 メモリ管理モジュールと、 タイマ管理モジュールと、 システム制御ネットワークモジュールと、パワーフロー
モジュールを備えている。
初 り モジュール：
このモジュールはユニバーサルインターフェイスプロセ
ッサ１５０とマスタカードユニット１００に共通なハー
ドウェアについての基礎的な信頼性テストを実行する。
ッサ１５０とマスタカードユニット１００に共通なハー
ドウェアについての基礎的な信頼性テストを実行する。
。
固有の ！ モジュール：
このモジュールは、第１Ｃ図のプロセラナシステムＰｉ
、Ｐ２などの固有のハードウェアについて信頼テストを
実行する。システム制御ネットワーク割込ベクトルがセ
ットされて、システム制御ネットワーク論理が“ＷＡ
ＩＴ−ＦＯＲ−ＡＤＤＲＥ Ｓ Ｓ ”フェーズ内に置
かれる。また、このモジュールは必要ならば電気的に消
去可能なＦＲＯＭの内容をチェックする。
、Ｐ２などの固有のハードウェアについて信頼テストを
実行する。システム制御ネットワーク割込ベクトルがセ
ットされて、システム制御ネットワーク論理が“ＷＡ
ＩＴ−ＦＯＲ−ＡＤＤＲＥ Ｓ Ｓ ”フェーズ内に置
かれる。また、このモジュールは必要ならば電気的に消
去可能なＦＲＯＭの内容をチェックする。
遠、 持モジュール：
このモジュールは診断目的のために遠隔支持センタ３０
０とのすべての通信を実行する。低レベルの８ピツトプ
ロトコルまたはＢＤＬＣプロトコルがこのモジュール内
で実行される。マスタカードユニット１００が認識して
応答しなければならないという遠隔支持センタコマンド
のみが゛パワーオン″するためのコマンドである。すべ
ての他のメツセージは、処理のためにシステム制御プロ
セッサＰ１．Ｐ２．Ｐ３などに送られるために、システ
ム制御ネットワーク上で上流に送り出される。
０とのすべての通信を実行する。低レベルの８ピツトプ
ロトコルまたはＢＤＬＣプロトコルがこのモジュール内
で実行される。マスタカードユニット１００が認識して
応答しなければならないという遠隔支持センタコマンド
のみが゛パワーオン″するためのコマンドである。すべ
ての他のメツセージは、処理のためにシステム制御プロ
セッサＰ１．Ｐ２．Ｐ３などに送られるために、システ
ム制御ネットワーク上で上流に送り出される。
メモリ管理モジュール：
このモジュールは、マスタカードユニット１００内のす
べてのフリーメモリ（ＲＡＭ）を管理すす る。このモジュールは、メモリを種々のリクエストして
いるモジュールに割当てる。もしリクエストのための十
分なメモリが利用可能でなければ、メモリマネージャは
どれだけ利用可能であるかを読出ルーチンに知らせる。
べてのフリーメモリ（ＲＡＭ）を管理すす る。このモジュールは、メモリを種々のリクエストして
いるモジュールに割当てる。もしリクエストのための十
分なメモリが利用可能でなければ、メモリマネージャは
どれだけ利用可能であるかを読出ルーチンに知らせる。
もし読出ルーチンがその充分なリクエストのために待機
することができないと決定したならば、それは利用可能
なだけの量のメモリをリクエストすることができる。メ
モリマネージャは可能な限り大きな領域のフリーメモリ
を維持する。
することができないと決定したならば、それは利用可能
なだけの量のメモリをリクエストすることができる。メ
モリマネージャは可能な限り大きな領域のフリーメモリ
を維持する。
タイマ管理モジュール：
このモジュールは、パワーインターフェイスマスタカー
ドとプロセッサＰ１．Ｐ２などのハードウェアとの間の
すべての共通なタイマを管理する。
ドとプロセッサＰ１．Ｐ２などのハードウェアとの間の
すべての共通なタイマを管理する。
これらの共通なタイマはカウンタＩ１０チップ内の３つ
の１６ビツトタイマを含む。このモジュールは各タイマ
に関するロッキング機構を管理し、すなわち成るタイマ
が使用不能であって１つのタイマが即座に必要とされる
ならば、時刻カウント上のソフトウェア比較が用いられ
よう。
の１６ビツトタイマを含む。このモジュールは各タイマ
に関するロッキング機構を管理し、すなわち成るタイマ
が使用不能であって１つのタイマが即座に必要とされる
ならば、時刻カウント上のソフトウェア比較が用いられ
よう。
システム制御ネットワークモジュール：このモジュール
は、システム制御ネットワークでメツセージを送り出し
て受取るように働く。このモジュールの半分は割込駆動
され（レシーバ機能）、そのモジュールの他の半分はユ
ーザ駆動される（トランスミッタ機能）。マスタカード
１゜０は、（１）第１図のパワー制御ネットワークから
のパワー条件と、（２）遠隔支持センタ３００から受取
られたメツセージとの２つの条件下においてのみシステ
ム制御ネットワーク上の伝送を開始する。他のすべての
マスタカード伝送はネットワーク上で受取られたメツセ
ージに応答する。
は、システム制御ネットワークでメツセージを送り出し
て受取るように働く。このモジュールの半分は割込駆動
され（レシーバ機能）、そのモジュールの他の半分はユ
ーザ駆動される（トランスミッタ機能）。マスタカード
１゜０は、（１）第１図のパワー制御ネットワークから
のパワー条件と、（２）遠隔支持センタ３００から受取
られたメツセージとの２つの条件下においてのみシステ
ム制御ネットワーク上の伝送を開始する。他のすべての
マスタカード伝送はネットワーク上で受取られたメツセ
ージに応答する。
ネットワーク割込が起こったとき（たとえば、マスタカ
ードネットワークアドレスがネットワーク上で受取られ
たとき）、このモジュールは長さバイトまでのメツセー
ジを受取る。もしメツセージの長さがＯでなければ、十
分なメモリがメモリ管理モジュールから得られ、メツセ
ージの残りが受取られる。全メツセージの受信の後に、
コマンドく表■による）がこのモジュールによって実行
されよう。これは１つまたはそれ以上のメツセージをネ
ットワーク上に送り返すことを含み得る。
ードネットワークアドレスがネットワーク上で受取られ
たとき）、このモジュールは長さバイトまでのメツセー
ジを受取る。もしメツセージの長さがＯでなければ、十
分なメモリがメモリ管理モジュールから得られ、メツセ
ージの残りが受取られる。全メツセージの受信の後に、
コマンドく表■による）がこのモジュールによって実行
されよう。これは１つまたはそれ以上のメツセージをネ
ットワーク上に送り返すことを含み得る。
それはまた、遠隔支持モジュールまたはパワーフロー、
モジュールにメツセージを送ることをも含み得る。
モジュールにメツセージを送ることをも含み得る。
パワーフローモジュール：
このモジュールは、マスタカードユニット１００のメイ
ンプログラムである。マスタカードユニットが他になす
べきことを有しないとき、それは装置のパワー状態をモ
ニタする。これはマスタカードの主な機能であり、すな
わちキャビネットパワーのモニタリングと制御である。
ンプログラムである。マスタカードユニットが他になす
べきことを有しないとき、それは装置のパワー状態をモ
ニタする。これはマスタカードの主な機能であり、すな
わちキャビネットパワーのモニタリングと制御である。
このモジュールはシステム内のすべての対応するキャビ
ネットのマツプを維持する。そのマツプ内に含まれてい
るのはキャビネットアドレスと不調報告ピットである。
ネットのマツプを維持する。そのマツプ内に含まれてい
るのはキャビネットアドレスと不調報告ピットである。
このモジュールは、全装置のために、マージン条件、パ
ワー不調、およびパワー変更リクエストをモニタする。
ワー不調、およびパワー変更リクエストをモニタする。
パワーステータスと制御のシステムは発明者Ｂｒｕｃｃ
Ｅ−Ｗｈｉｔｔａｋｅｒ、 Ｊａｍｅｓ）−１、Ｊ
１３ｐｐ８ｓｅｎ ■、およびＬ ａｒｒｌ／ ［
） 、３ ｈａｒｐによる“１多重ディジタルモジュー
ルのためのパワー制御ネットワーク”という題名の同時
係属出願において述べられている。
Ｅ−Ｗｈｉｔｔａｋｅｒ、 Ｊａｍｅｓ）−１、Ｊ
１３ｐｐ８ｓｅｎ ■、およびＬ ａｒｒｌ／ ［
） 、３ ｈａｒｐによる“１多重ディジタルモジュー
ルのためのパワー制御ネットワーク”という題名の同時
係属出願において述べられている。
１支Ｕ！ｉＪＬ：
マスタカードユニット１００において、以下の１＊先権
を有するようにセットされる成る割込が与えられている
。
を有するようにセットされる成る割込が与えられている
。
１、 タイマ（最高）
２、 時刻機能
３、 システム制御ネットワーク
４、 遠隔支持センタ
５、 パワー制御ネットワーク
これらは、必要なサービスが与えられ得るように第６図
のマイクロプロセッサ−００，ｕを中断するように動作
する。
のマイクロプロセッサ−００，ｕを中断するように動作
する。
これで、トランスミッタになるべき任意のディジタルユ
ニットのために等しい機会が与えられ、そしてそれはレ
シーバになり得るネットワーク内の任意の他のディジタ
ルユニットをアクセスして直接データを転送することが
できるシステム制御ネットワークが説明された。説明さ
れた実施例は １これらの機能を発生し得るが
、これらの機能は特許請求の範囲に規定された発明の範
囲内で動作する他の実施例においても達成され得る。
ニットのために等しい機会が与えられ、そしてそれはレ
シーバになり得るネットワーク内の任意の他のディジタ
ルユニットをアクセスして直接データを転送することが
できるシステム制御ネットワークが説明された。説明さ
れた実施例は １これらの機能を発生し得るが
、これらの機能は特許請求の範囲に規定された発明の範
囲内で動作する他の実施例においても達成され得る。
片
第１図はシステムとパワーのインターフェイスマスタカ
ードユニットに接続された複数のプロセッサシステムを
示すシステム制御ネットワークのブロック図である。 第１Ａ図はメインテナンスインターフェイスプロセッサ
とそのシステム制御ネットワークに対する関係のブロッ
ク図である。 第１Ｂ図はメインテナンスプロセッサをシステムバスに
リンクするシステム制御ネットワーク論理を示す信号接
続図である。 第１Ｃ図はメインテナンスプロセッサとシステムネット
ワークバス間のインターフェイスを示す図である。 第２図は第１図のマスタカードユニットをシステム制御
ネットワークバスに接続するネットワークインターフェ
イス論理のブロック図である。 第３図はネットワーク上のメツセージの通信において関
連する成る通信フェーズの関係を示している。 第４図はシステム制御ネットワークにおいて用いられる
典型的なメツセージフォーマットを示す。 第５図はメツセージフローがどのように達成されるかを
示す概略図である。 第６図はシステムとパワーのインターフェイスマスタカ
ードユニットのブロック図である。 図において、Ｐｌ、Ｐ２．Ｐ３はメインプロセッサ、１
０（Ｌ、１０ｂ 、１０ｃはメインテナンスプロセッサ
、５０はシステム制御ネットワークバス、１００はシス
テムとパワーのインターフエイスマタカードユニット、
８はネット制御回路、１２はデータレジスタ、１６はネ
ットワークアドレススイッチ、２４はネットワークバス
ドライバーレシーバ、１２ｑはデータレジスタ、１４ｑ
はアドレスコンパレータ、１６ｑはアドレススイッチ、
１８Ｑはステータスレジスタ、２０Ｑはコマンド論理回
路、３００は遠隔支持センタを示す。 ７°ｂｅ、ｙ”ｊ ＨＣＰＯＴストメインア１〉ヌレπ
−／−ノ２ＴＣガヌクコントローラ
ードユニットに接続された複数のプロセッサシステムを
示すシステム制御ネットワークのブロック図である。 第１Ａ図はメインテナンスインターフェイスプロセッサ
とそのシステム制御ネットワークに対する関係のブロッ
ク図である。 第１Ｂ図はメインテナンスプロセッサをシステムバスに
リンクするシステム制御ネットワーク論理を示す信号接
続図である。 第１Ｃ図はメインテナンスプロセッサとシステムネット
ワークバス間のインターフェイスを示す図である。 第２図は第１図のマスタカードユニットをシステム制御
ネットワークバスに接続するネットワークインターフェ
イス論理のブロック図である。 第３図はネットワーク上のメツセージの通信において関
連する成る通信フェーズの関係を示している。 第４図はシステム制御ネットワークにおいて用いられる
典型的なメツセージフォーマットを示す。 第５図はメツセージフローがどのように達成されるかを
示す概略図である。 第６図はシステムとパワーのインターフェイスマスタカ
ードユニットのブロック図である。 図において、Ｐｌ、Ｐ２．Ｐ３はメインプロセッサ、１
０（Ｌ、１０ｂ 、１０ｃはメインテナンスプロセッサ
、５０はシステム制御ネットワークバス、１００はシス
テムとパワーのインターフエイスマタカードユニット、
８はネット制御回路、１２はデータレジスタ、１６はネ
ットワークアドレススイッチ、２４はネットワークバス
ドライバーレシーバ、１２ｑはデータレジスタ、１４ｑ
はアドレスコンパレータ、１６ｑはアドレススイッチ、
１８Ｑはステータスレジスタ、２０Ｑはコマンド論理回
路、３００は遠隔支持センタを示す。 ７°ｂｅ、ｙ”ｊ ＨＣＰＯＴストメインア１〉ヌレπ
−／−ノ２ＴＣガヌクコントローラ
Claims (13)
- （１）プロセッサとディジタルモジュールの多重ユニッ
トのネットワークにおいて送信ユニットと受信ユニット
として指名された任意の２つのユニット間で直接通信す
る能力を与えるためのネットワーク制御システムであっ
て、前記システムは、 （ａ）複数のプロセッサ手段を備え、各プ ロセッサ手段は、 （ａ１）前記プロセッサ手段をシステム ネットワークバス手段にインターフェイスするためのメ
インテナンスプロセッサ手段を含み、前記メインテナン
スプロセッサ手段は、 （ａ１ａ）ＬＯＣＫ信号を生じる手段 と、 （ａ１ｂ）アドレスデータの存在を示 すアドレス信号を発生する手段と、 （ａ１ｃ）送信時にストローブを生じ て受信時に肯定応答信号を生じる手段を含み、前記シス
テムはさらに、 （ｂ）各メインテナンスプロセッサ手段を すべての他のメインテナンスプロセッサ手段に接続する
ネットワークバス手段を備え、前記ネットワークバス手
段は、 （ｂ１）前記送信ユニットから前記受信 ユニットにデータビットを転送するためのビットライン
の第１の組と、 （ｂ２）ＬＯＣＫ信号を生じるユニット の排他的使用のためにネットワークバス手段を利用可能
に保持するためにＬＯＣＫ信号を運ぶ第２のビットライ
ンを含み、前記ＬＯＣＫ信号は前記送信ユニットによっ
て発生され、 前記ネットワークバス手段はさらに、 （ｂ３）ネットワークバス手段上のアド レスバイトデータの存在を示すために受信ユニットにア
ドレス信号を運ぶ第３のビットラインと、（ｂ４）ネッ
トワークバス手段上の有効 なデータを示すために、送信ユニットによって発生され
たストローブ握手信号を運ぶ第４のビットラインと、 （ｂ５）ネットワークバス手段上のデー タバイトの受信を送信ユニットに示す肯定応答信号を運
ぶために受信ユニットから始まる第５のビットラインを
含むことを特徴とするネットワーク制御システム。 - （２）前記メインテナンスプロセッサ手段は、（ａ）前
記ネットワークバス手段で転送す るパリティビットデータ信号を生じる手段を含むことを
特徴とする特許請求の範囲第１項記載のネットワーク制
御システム。 - （３）前記ネットワークバス手段は、 （ａ）前記データビットの送信の後に、前 記送信ユニットから前記ネットワークバス手段を介して
前記受信ユニットに転送する水平パリティデータバイト
を生じる手段を含むことを特徴とする特許請求の範囲第
１項記載のネットワーク制御システム。 - （４）前記システムはさらに、 （ａ）前記ネットワークバス手段に接続さ れたマスタカード論理手段を備え、前記マスタ論理手段
は、 （ａ１）プログラムメモリとＲＡＭ記憶 手段を有するマイクロプロセッサ手段と、 （ａ２）パワー制御ネットワークへの通 信を与えるための第１のインターフェイス手段と、（ａ
３）診断動作のために遠隔支持セン タへの通信を与えるための第２のインターフェイス手段
と、 （ａ４）前記ネットワークバス手段への 通信を与えるための第３のインターフェイス手段を含み
、 （ｂ）前記パワー制御ネットワークは、前 記ネットワーク内の各ディジタルユニットのパワー源に
データとコマンドの信号を転送するための前記第１のイ
ンターフェイス手段に接続されており、 （ｃ）前記遠隔支持センタは、前記ネット ワーク内のディジタルユニットと前記遠隔センタとの間
でデータと診断の信号を転送するための前記第２のイン
ターフェイス手段に接続されていることを特徴とする特
許請求の範囲第１項記載のネットワーク制御システム。 - （５）前記システムは、 （ａ）オペレータ入力のデータとコマンド を与えるために、前記メインテナンスプロセッサ手段に
接続されたオペレータワークステーション端末を備えた
ことを特徴とする特許請求の範囲第１項記載のネットワ
ーク制御システム。 - （６）プロセッサとディジタルモジュールの多重ユニッ
トのネットワークにおいて任意の２つのユニット間でデ
ータを転送する能力を与え、それによって任意のユニッ
トが送信ユニットとしてデータ出力を生じるとともに任
意の他のユニットをデータ転送を受取る受信ユニットと
してアドレスすることができるネットワーク制御システ
ムであって、前記ネットワーク制御システムは、（ａ）
前記プロセッサとディジタルモジュ ールの各々を互いに接続するためのネットワークバス手
段と、 （ｂ）前記ネットワークバス手段へのアク セスを得るとともに前記バス手段への他のユニットによ
るアクセスを禁止するための各ユニット内の論理手段と
、 （ｃ）送信ユニットとして働く各ユニット 内の手段であって、受信ユニットをアドレスして前記受
信ユニットにメッセージデータと制御データを転送する
ための手段と、 （ｄ）受信ユニットとして働く各ユニット 内の手段であって、受信された各データバイトと受信さ
れた各完全なメッセージに関して前記送信手段へ肯定応
答信号を送り返す手段を備えたことを特徴とするネット
ワーク制御システム。 - （７）前記送信ユニットから前記受信ユニットへのデー
タの通信が送信されたメッセージフォーマットによって
実行されるネットワーク制御システムであって、前記メ
ッセージフォーマットは、（ａ）行先アドレスデータと
、 （ｂ）ソースアドレスデータと、 （ｃ）コマンドデータと、 （ｄ）メッセージ長さデータと、 （ｅ）データバイトと、 （ｆ）水平パリティデータと、 （ｇ）ダミーデータを含み、 前記ダミーデータは、データがエラーなしに受信された
ときに、肯定応答信号を前記送信ユニットに送り返し得
ることを前記受信ユニットに示すことを特徴とする特許
請求の範囲第６項記載のネットワーク制御システム。 - （８）前記受信ユニットは、 （ａ）前記受信されたメッセージで計算さ れた水平パリティが前記送信ユニットによって送られた
水平パリティデータと整合しないときに、前記ダミーデ
ータに応答して前記肯定応答信号を禁止する手段と、 （ｂ）もし送信されたメッセージ内の任意 のデータに垂直パリティエラーが起こったならば、前記
ダミーデータに応答して前記肯定応答信号を禁止する手
段を含むことを特徴とする特許請求の範囲第７項記載の
ネットワーク制御システム。 - （９）前記受信ユニットは、 （ａ）ネットワークバス上のアドレスが前 記受信ユニットのアドレスと整合するときを検知する手
段と、 （ｂ）前記バス上のアドレスデータが前記 受信ユニットのアドレスと整合するときに、前記ネット
ワークバス上のメッセージデータを受入れる手段を備え
たことを特徴とする特許請求の範囲第７項記載のネット
ワーク制御システム。 - （１０）前記ディジタルユニットの各々がネットワーク
バスアクセスをめぐって争うネットワーク制御システム
であって、各ディジタルユニットは、 （ａ）前記ネットワークバスへのアクセス を得るとともに、前記ディジタルユニットが送信ユニッ
トとして動作している間に他のディジタルユニットによ
るアクセスを遮断するためにロック信号を生じる手段と
、 （ｂ）そのとき送信ユニットのために前記 ネットワークバスを利用できないことを示すために、前
記ネットワークバス上のロック信号がアクティブである
か否かを検知する検知手段を含むことを特徴とする特許
請求の範囲第７項記載のネットワーク制御システム。 - （１１）各ディジタルユニットは、 （ａ）前記ロック信号がアクティブのとき に、Ｗａｉｔ−Ｆｏｒ−Ａｄｄｒｅｓｓ条件において可
能な受信ユニットとして動作する手段と、 （ｂ）前記ロック信号が非アクティブであ って前記送信ユニットがネットワークバス制御を得ると
ともに前記ロック信号を活性化するときに、前記ネット
ワークバス上にフォーマット化されたメッセージを生じ
る手段を含み、前記フォーマット化されたメッセージは
前記受信ユニットへのデータの転送のために受信ユニッ
トをアドレスするように動作することを特徴とする特許
請求の範囲第１０項記載のネットワーク制御システム。 - （１２）前記送信ユニットは、 （ａ）前記受信ユニットが行先アドレスを 前記受信ユニットアドレスと比較し得るように前記行先
アドレスデータを前記バス上に置いた後に、前記ネット
ワークバス上に遅延期間を与える手段を含むことを特徴
とする特許請求の範囲第１０項記載のネットワーク制御
システム。 - （１３）送信ユニットとして働くときに各ディジタルユ
ニットは、 （ａ）前記送信ユニットが前記ロック信号 とそのソースアドレスを前記ネットワークバス手段上に
同時に生じた後に、前記ネットワークバス内にデータラ
インが前記転送ユニットの適切なソースアドレスを含む
ことを、前記ネットワークバスに前記ロック信号を生じ
た後に確認するためにチェックする遅延手段と、 （ｂ）前記行先アドレスを生じた後に、前 記受信手段によるアドレス比較を可能にする遅延手段と
、 （ｃ）前記水平パリティデータを生じた後 に、発生された水平パリティデータと受信されたものと
の比較を可能にするための遅延手段を含むことを特徴と
する特許請求の範囲第７項記載のネットワーク制御シス
テム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/673,256 US4658353A (en) | 1984-11-20 | 1984-11-20 | System control network for multiple processor modules |
| US673256 | 1984-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131060A true JPS61131060A (ja) | 1986-06-18 |
| JPH0728289B2 JPH0728289B2 (ja) | 1995-03-29 |
Family
ID=24701916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260950A Expired - Lifetime JPH0728289B2 (ja) | 1984-11-20 | 1985-11-19 | ネットワ−ク制御システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4658353A (ja) |
| EP (1) | EP0183431B1 (ja) |
| JP (1) | JPH0728289B2 (ja) |
| CA (1) | CA1246238A (ja) |
| DE (1) | DE3586925T2 (ja) |
| IE (1) | IE57448B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0606102A1 (en) * | 1986-09-19 | 1994-07-13 | International Business Machines Corporation | An input output interface controller connecting a synchronous bus to an asynchronous bus and methods for performing operations on the buses |
| US4816990A (en) * | 1986-11-05 | 1989-03-28 | Stratus Computer, Inc. | Method and apparatus for fault-tolerant computer system having expandable processor section |
| GB2203574A (en) * | 1987-04-03 | 1988-10-19 | Univ Southampton | Parallel processor arrays |
| US5050067A (en) * | 1987-08-20 | 1991-09-17 | Davin Computer Corporation | Multiple sliding register stacks in a computer |
| KR930007678B1 (ko) * | 1991-01-31 | 1993-08-18 | 삼성전자 주식회사 | 인버터룸에어콘의 데이타 송수신 방법 |
| KR930001080A (ko) * | 1991-06-24 | 1993-01-16 | 정용문 | 직렬 입출력 접속 장치를 이용한 마스터 시스템과 다중 슬레이브 시스템간 데이타 통신 방법 |
| JP2601962B2 (ja) * | 1991-11-20 | 1997-04-23 | 三菱電機株式会社 | バス競合制御装置 |
| JPH08137774A (ja) * | 1994-11-08 | 1996-05-31 | Fujitsu Ltd | データ独立型コンピュータシステム、そのシステムを構成するプロセッシングマシン、データマシン、及びマンマシンインタフェースマシン |
| US6320501B1 (en) | 1999-05-25 | 2001-11-20 | Pittway Corporation | Multiple sensor system for alarm determination with device-to-device communications |
| US7350002B2 (en) * | 2004-12-09 | 2008-03-25 | Agere Systems, Inc. | Round-robin bus protocol |
Citations (4)
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| JPS5463634A (en) * | 1977-10-03 | 1979-05-22 | Nec Corp | Bus controller |
| JPS5717072A (en) * | 1980-05-19 | 1982-01-28 | Data General Corp | Uncompetitive computer circuit netword having no master |
| JPS5717070A (en) * | 1980-06-30 | 1982-01-28 | Ibm | Data processing terminal device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3978451A (en) * | 1975-04-21 | 1976-08-31 | Rca Corporation | Controlling communications between computer devices over common bus |
| GB1536046A (en) * | 1976-06-30 | 1978-12-20 | Ibm | Data processing system power control |
| US4085448A (en) * | 1976-10-04 | 1978-04-18 | International Business Machines Corporation | Data communication bus structure |
| FR2497373B1 (fr) * | 1980-12-30 | 1986-09-05 | Bull Sa | Systeme d'alimentation microprogrammable pour systeme de traitement de donnees comportant un panneau de service destine aux operations de maintenance et procedes d'exploitation de ce panneau de service |
| US4456956A (en) * | 1981-08-24 | 1984-06-26 | Data General Corp. | Method and apparatus for controlling access of a network transmission bus between a plurality of spaced apart computer stations |
-
1984
- 1984-11-20 US US06/673,256 patent/US4658353A/en not_active Expired - Fee Related
-
1985
- 1985-11-13 EP EP85308250A patent/EP0183431B1/en not_active Expired
- 1985-11-13 DE DE8585308250T patent/DE3586925T2/de not_active Expired - Fee Related
- 1985-11-19 CA CA000495692A patent/CA1246238A/en not_active Expired
- 1985-11-19 JP JP60260950A patent/JPH0728289B2/ja not_active Expired - Lifetime
- 1985-11-19 IE IE2900/85A patent/IE57448B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4971843A (ja) * | 1972-11-11 | 1974-07-11 | ||
| JPS5463634A (en) * | 1977-10-03 | 1979-05-22 | Nec Corp | Bus controller |
| JPS5717072A (en) * | 1980-05-19 | 1982-01-28 | Data General Corp | Uncompetitive computer circuit netword having no master |
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Also Published As
| Publication number | Publication date |
|---|---|
| CA1246238A (en) | 1988-12-06 |
| IE852900L (en) | 1986-05-20 |
| DE3586925D1 (de) | 1993-02-04 |
| EP0183431A3 (en) | 1989-02-15 |
| DE3586925T2 (de) | 1993-04-29 |
| EP0183431A2 (en) | 1986-06-04 |
| JPH0728289B2 (ja) | 1995-03-29 |
| EP0183431B1 (en) | 1992-12-23 |
| US4658353A (en) | 1987-04-14 |
| IE57448B1 (en) | 1992-09-09 |
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