JPS61134277A - インパクトのタイミング制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、電子機械式プリンタ・システムによる印刷文
字の整列を改良するプリンタ制御装置に関する。

Ｂ、従来技術 高速オン・ザ・フライ式のライン・プリンタにおいては
、複数個のプリント・ノ・ンマが一行に沿って配列され
、そして定速移動する活字即ちタイプ・キャリア例えば
回転式の可鋳性ベルト、ハンド、チェイン若しくは回転
式のドラムに支持さｎたタイプ・フェイス即ち活字をた
たくように選択的に動作される。活字キャリアは高速で
移動しているため、良好な印刷整列を与えるためには、
所望の活字フェイスが所定のプリント・・・／マ即ち印
刷位置に整列した時に７・ンマが当るように７・ンマの
附勢が制御されねばならない。更に、特定の附勢期間の
後にプリント・ハンマの附勢を終了することが望ましい
。・・／マの附勢から打撃迄の時間即ちフライト時間は
プリント・ノ・ンマ毎に異なり、又使用の期間につれて
変わることがある。ノ・ンマ附勢回路に対して可変遅延
回路を協動させるための種々な制御回路が用いられてき
た。これによりハンマは個別的に制御され、その結果所
望のタイプ・フェイスが所定のプリント・ノ・ンマ位置
に整列した正しい時刻に打撃即ちインパクトが生じる。

米国特許ＩＥ４４４００７９号は、インパクト・プリン
タのハンマをタイミング良くインパクトする制御システ
ムを示している。ノ・ンマ駆動装置はこれのター／・ｆ
ノ及びターフ・オフ時刻を制御する個々のファイア制御
回路に接続されている。

かくして、各・・／マの飛翔時間は他の・・／マの飛翔
時間に影響を与えることなく独立的にセントされること
ができる。このようなシステムは、各プリント・ハンマ
毎に独立的な遅延９素を与えるけれども個別のファイア
制御回路として膨大な数を必要とする。更に、所望の遅
延要素及び／・ンマ附勢期間に応じて各回路は個別的に
調整されねばならない。

米国特許第５１８３８３０号は印刷整列制御装置を示し
ており、そしてここでは印刷文字の整列の誤りは、各ハ
ンマ附勢ルノイドヘ印加する個別信号を遅延させること
によシ矯正される。固定遅延のワン・ショット回路の動
作を遅延させるための可変ワン・ショット回路が設けら
れ、そしてこの回路は、固定時間間隔の間ンレノイド巻
線の附勢を制御する。キャパシタの放電時間を決める可
変抵抗が可変ワ／・ショット回路の遅延時間を変えるよ
うに調整され、その結果１プリント行の全印刷文字が整
列される。

米国特許第３８７２７８８号はインパクト・プリンタの
ハンマ飛翔時間整列システムを示しており、ここでは個
別的な可変遅延回路がこのプリンタの各ハンマのコマン
ド入力に接続されている。

遅延時間は、プリンタの論理制御回路がノ・ンマを選択
する時刻から、ノ・ンマ附勢回路がノ・ンマを解放又は
附勢するに必要なエネルギを実際に受けとる時刻迄の時
間に対応する。可変遅延回路は、記憶力つ／りに記憶さ
れている予定の遅延カウントに予じめセット可能な遅延
カウンタを含む。Ｉ・ンマは、個別のノ・ンマ遅延時間
を変えることにより整列され、その結果ハンマの選択か
らノ・ンマのインパクト塩の時間は全ハンマについて同
じとなる。

ＩＢＭテクニカル・ディスクロジャ・プリティン、１９
８１年６月、？ｏ１．２４、扁１Ａのり、　Ａ。

Ｄａｙｇｅｒ　の論文は、ハンマ飛翔時間の変動を補償
するようにプリント・ノ・ンマの附勢を選択的に遅らせ
るためのプリント・ハンマ飛翔時間補償回路を示してい
る。各Ｉ・ンマのアドレスに関連する予定の遅延が、遅
延アドレス・レジスタに記憶されている。特定なアドレ
スのハンマを附勢する時に選択信号を生じる比較回路が
設けられている。

このアドレスに対応する遅延が遅延アドレス・レジスタ
からとり出され、この遅延時間が経過した時に附勢信号
がハンマ駆動回路に送られる。ノ・ンマが附勢され終る
と、これは、予定時間経過後にハンマ・リセット・パル
スによりター／・オフされる。

米国特許第４２７５６５３号は、マイクロプロセッサに
より制御されるベルト・プリンターシステムを示してい
る。ハンマ附勢コマンドが与えらレルトマイクロプロセ
ッサは、ベルト位置を所定のハンマ・プリント位置に整
列させる時間を計算する。ファイア・コマンドが、プリ
ント位置ファイア・テーブルを介して最初にアドレスさ
れる。

このテーブルは印刷位置に対応した予定遅延時間を記憶
している。しかしながらこの論文はファイア信号の発生
の後にハンマ駆動用のファイア制御回路を示してい々い
。

米国特許第４２８６５１６号は、・・／マを調時するた
めの電子制御回路を示しており、そしてイ／パクトΦプ
リンタのハンマを駆動するパルスのタイミングを変える
ディジタル論理回路を用いている。この電子制御回路は
、印刷列間のスペースの差を補償するように規定のビル
ト・イン時間遅延を進めたり遅らせたりすることにより
各ハンマのファイア・パルスのタイミングを制御する。

スペースを調整するために電子回路が変えられている。

電子回路は、複数のセット可能スイッチを介して接続さ
れる駆動−解読回路を備える出荷後プログラム可能な読
取専用メモリを含んでいる。これらセント可能なスイッ
チは、重みづけ信号を発生し、この信号はカウンタ制御
マルチプレクサと共にこのマルチプレクサから所定のプ
リント・ハンマへのファイア・パルスのタイミングを制
御する。スペースの調整は、スイッチのセット即ち信号
の重みづけを考えることにより行われる。プリント・ハ
ンマの駆動回路は、固定中の駆動パルスを発生するダー
リントン回路を駆動するワン・ショット・マルチバイブ
レータを有する。

ＩＢＭテクニカルψディスクロジャ・プリティン、１９
８２年２月、Ｖｏ　１．２４、屋９のＲ，Ｅ、Ｇｉｂｂ
等による論文は、シフト・レジスタ即ちファースト−イ
ン・ファースト−アウト記憶装置として用いられるＲＡ
Ｍを示している。ハンマ・アドレス・データはこのＲＡ
Ｍに記憶されていて、所定の時間稜ハンマの附勢を終了
させるためにアクセスされる。リセット可能なカウンタ
がクロックによって歩進され、そしてこのカウンタがリ
セットされた時からの時間経過を表わすクロック・パル
スを発生する。ＲＡＭのアドレス・ポートはカウンタの
出口に接続され、そしてアクセスされつつあるＲＡＭの
記憶位置を示す。遅延レジスタは遅延時間を記憶する。

カウンタ出力が、遅延レジスタの値に等しくなる時に比
較回路がカウンターリセット信号を発生し、アクセス可
能なＲＡＭのメモリ位置の数を制限する。ハンマ・アド
レス会データをＲＡＭに記憶しそしてハンマーアドレス
参データがアクセスされる迄全てのＲＡＭ記憶位置なり
ロックすることによう１つのハンマが成る遅延時間の後
に附勢される。ノ・ンマ・アドレス・データは、所望の
遅延を表わすＲＡＭ記憶位置に記憶されていない。ＲＡ
Ｍ内のシフト・レジスタ位置の実効数は遅延時間に一致
するように変えられる。

米国特許第４３１７４１２号は、一連のプリント・ハン
マの動作特性をテストする方法及び装置を示している。

ハンマは、帰還回路を附勢するために瞬間的に附勢され
る。この帰還回路はハンマ・ファイア機構の動作エラー
を調べる。しかしながらここには、ハンマの附勢前に遅
延信号を介入させることは示されていない。

米国特許第４３３５４６０号は、移動ベルト上の成る文
字の位置及び識別に対応するデータを一定してモニタす
るパリティ・チェック手順を用いるプリンタ制御装置を
示している。かぐして、プリント・ハンマに対応する成
る印刷文字の位置がプリント・ハンマの附勢及び減勢の
間に判る。パリティ情報は、附勢されるべきプリント・
ハンマを表わす。この特許は、タイプ・キャリアがプリ
ント・ハンマに！！列した時にハンマ選択信号を発生す
るもので、ハンマ選択信号が一旦与えられた時の可変遅
延時間を与える問題点を解決するものではない。

米国特許第４５７６４１１号は、１プリント・サイクル
の間に附勢されるハンマの数を制限する装置を示してい
る。タイプ・キャリア上の印刷データがへ／マ位置に整
列されたことを示す比較回路が発生する比較信号に応答
してハンマが附勢される。加算器が比較信号の総数を加
算する。比較信号の総数が最大値に等しくなると、リミ
ット比較回路が制御信号を発生し、これが比較回路の以
後の動作を禁止する。この特許は、１印刷サイクルの間
に附勢されるハンマの総数を制限するものであって、各
ハンマをいかに個別に附勢するかということは示してい
ない。

米国特許第４３８４５２０号は、高速プリンタのルノイ
ドを制御する装置を示している。メモリが、印刷行の各
プリント・ハンマの位置を表わすデータを記憶しており
、そしてハンマの位置はカランタの出力信号に応答して
読出される。この装置は、しかしながら予定の遅延時間
を表わすメモリ位置にハンマ位置データを記憶していな
い。

米国特許第４４５７２２９号は、移動バンドのタイプ位
置を記憶する制御システムを示している。

各タイプ位置は、印刷すべき文字が所定のハンマ位置に
整列した時を表わす信号を与えるために利用される。し
かしながら、この特許は、ハンマ附勢信号に遅延の値を
導入することは示していない。

Ｃ０発明が解決しようとする問題点 従来技術では、複雑な回路が必要であシ、従ってコスト
が高くなった。

本発明は、特に前記米国特許第４４４００７９号が非常
に多数の回路を必要とし又個別的な調整が必要であった
という不利点を解決する。

Ｄ　問題点を解決するだめの手段 本発明の電子的ハンマ・タイミング制′＠／ステムは、
ハンマ飛翔時間の自動調整？与え、更に各ハンマ位置毎
の可変遅延を必要としないプリント・ハンマ制御を与え
る。基本的には、本発明のハンマ・タイミング制御／ス
テムは、／・／マ・ファイア信号に応答して活字キャリ
アに対して・・／マを駆動するための複数個の・・／マ
駆動回路、全・・／マ駆動回路に共通に結合され、制御
信号に応答してファイアすべき特定なノ・ンマを表わす
ノ・ンマ・アドレス信号を供給する・・／マ還択手段、
・・／マ・アドレス信号に応答してハンマ・ファイア信
号を特定なハンマの駆動回路に供給する回路手段、活字
キャリアがハンマに適切に整列された時にファイア開始
（ｒｎｉｔｉａｌ　　ｔ、ｉｒｅ　）信号を発生する信
号発生手段、並びにノ・／マ選択手段及び信号発生手段
に結合され、ファイア開始信号に応答して、ハンマのア
ドレスを表わす第１制御信号及びハンマ・ファイア信号
のタイミングを表わす第２制御信号として示される制御
信号を発生する可変飛翔時間制御手段を有する。

良好な実施例では、ハンマ選択手段は、ハンマ・アドレ
ス・データを一時的に記憶するシフト・レジスタとして
働らく、偶数セットＲＡＭ１偶数リセットＲＡＭ１奇数
セツ）　ＲＡＭ及び奇数リセットＲＡＭを有する。偶数
アドレス・レジスタ及び奇数アドレス・レジスタが偶数
及び奇数ＲＡＭＫ夫々結合されている。これらのアドレ
ス・レジスタは次の２つの目的即ち（１）ファイアされ
るべきハンマを表わす制御信号及びハンマ・ファイア信
号のタイミングをＲＡＭにクロックにより入力すること
並びＫ（２）ＲＡＭに記憶されたハンマ・アドレス信号
をクロックによりとシ出すことを達成する。回路手段は
、複数個のラッチに共通に接続されているセット及びリ
セット・デコーダを有する。

セット・デコーダは、各ハンマ・アドレス信号を解読し
てセット・パルスを対応するラッチに与え、次いでこれ
がそのハンマ駆動回路にハンマ・ファイア信号を与える
。予定の時間後、偶数若しくは奇数アドレス・レジスタ
がリセットＲＡＭからリセット・デコーダへハンマ・ア
ドレス信号ラフロック・アウトし、このリセット・デコ
ーダがハンマ・アドレス信号を解読して対応するランチ
にリセット・パルスを与え１次いで、このラッチがハン
マ駆動回路をターン・オフしてこれによシハンマ・ファ
イア信号を終了させる。

本発明は、開始ファイア信号が発生された時刻と、実際
のハンマ・ファイア時刻との間に可変遅延を与える手段
を提供する。更に、本発明は可変長のハンマ・ファイア
信号を生じる手段を与える。

ハンマを駆動するこの信号は、共通の印刷制御手段から
生じ、それによシ各ハンマ駆動回路毎に個別の制御回路
を設ける必要性をなくする。かくして、本発明では所望
の結果を達成するのに必要な回路数の減少が実現され、
コストが低ぐ々る。又、回路数の減少は、故障の発生を
も減少する。

Ｅ、実施例 第１図は本発明の実施に適する高速プリンタの単一印刷
位置に対するプリント・ハンマ機構を示す。プリント・
・・／マ機構は、静止磁気コア１５の磁極１２にコイル
１１が巻かれた附勢装置１０を有する。コイル１１は、
ハンマ駆動回路１４からの電流パルスＴ　　により附勢
される時に枢着Ｄ 点１６にとりつけられているアーマチュア１５を駆動す
るつアーマチュア１５により生じる機械エネルギはブロ
ック部材の案内路１９内のプノシニロンド１８を介して
ハ／７１７に伝えられる。

第２図は第１図の印刷機構の動作のタイミング図である
。ハンマ駆動回路１４がハンマ・ファイア信号を受けと
った時からハンマ１７が安定状態のリセット位置になる
迄の時間をハンマ作動（ハンマ・ビズイ）時間と呼ぶ。

第２図に示すように、ハンマ飛翔時間ＴＦは、ハンマ駆
動回路１４がハンマ・ファイア信号を受けとった時刻か
らハンマのインパクトが生じる時刻迄の経過時間として
規定される。時間ＴＳＬ　は、ハンマ駆動回路１４がハ
ンマ・ファイア信号を受けとった時刻からアーマチュア
１５がコア１３の磁極１２に接する時刻迄の経過時間で
ある。時間ＴＦ−Ｔ８Ｌの間、ハンマ１７は自由に飛翔
する。ハンマ駆動回路１４は、本発明に従い時刻７１に
ファイア即ちターン・オンされる。この時刻Ｔ１は、時
刻Ｔ。の初期ファイア信号の発生後の成る可変遅延時間
ＴＤＦ（第１遅延時間）に生じる。良好な実施例では、
実効ハンマ飛翔時間ＴＥＦ　は全プリント・ノ・ンマに
対して一定でちる。遅延時間（期間）　ＴＤＦ　は可変
でありそして各ハンマの実際の飛翔時間特性に依存する
。ファイア終了（Ｔｅｒｍｊｎａｔｓ　　ｆｉｒｅ）時
刻Ｔ３は可変であるがこの良好な実施例では各ハンマに
対して同じとなっており、そしてファイア開始時刻Ｔｏ
後予定の遅延時間経過後に生じる。

行方向に沿った複数個のノ・ンマに対するプリンタ制御
システムにおいては、この行の１対のハンマ附勢コイル
１１は、印刷動作の間予定の順序で動作されるハンマ駆
動回路１４のうちの対応する回路により附勢されるよう
に接続される。第１図及び第３図に示すように、各ノ・
ンマ駆動回路１４は対応するラッチ２１を有し、そして
このラッチ２１は、共通のセット・デコーダ２０及び共
通のリセット・デコーダ２２に接続されている。これら
デコーダは、奇数セラ）ＲＡＭ２４．奇数リセットＲＡ
　Ｍ　２６、偶数セットＲＡＭ２８及び偶数リセットＲ
ＡＭ３０として示されている４つの書込み一読取りＲＡ
Ｍからの・・／マ・アドレス信号を解読する。これらの
ＲＡＭは、第１制御信号として規定されるノ・ンマ・ア
ドレス（・・／マ位置）データを一時的に記憶するシフ
ト・レジスタとしテ働う＜。ハンマーアドレス・データ
ハ、ノ九ンマφファイア信号のタイミングを表わす第２
制御信号により指定される特定なＲＡＭ記憶位置に記憶
される。システム・タイミング・パルスが例えば自走ク
ロック２３の如き適切なタイミング信号源により発生さ
れ、そしてこのシステム内の全回路を同期させるつ各ハ
ンマ１７がファイアされる時間をオプション・サイクル
と呼ぶ。クロック２３は、このシステムの種々な回路要
素にタイミング信号Ｔ　　−Ｔ　　を供給するための出
力Ｔ。−Ｔ９を有する。出力Ｔ。に接続されたフリップ
・７Ｉ：Ｉツブ２５はＴＯタイミング・パルスによりト
グルされて偶数及び奇数サイクル・パルスを発生する。

これらのパルスは偶数オプション−サイクル及び奇数オ
プション・サイクルを規定する（第４図参照）。偶数及
び奇数オプション・サイクルの間、ＲＡＭの記憶位置は
オプション即ちアドレスされる。もしも記憶位置がハン
マ・アドレスを含んでいると、このアドレスはハンマ・
アドレス信号として取９出される。もしも記憶位置がハ
ンマ・アドレスを含んでいないと、ハンマーアドレス信
号は発生されない。ＲＡＭは、適切な偶数及び奇数サイ
クル・パルスにより歩進されるアドレス・レジスタ３２
及び３４によシアドレスされる。

ハフ　−７１１７）”　ｌ／ス・データは、偶数オプシ
ョン・サイクルの間に奇数セラ）ＲＡＭ２４及び奇数リ
セットＲＡ、　Ｍ　２６に記憶される。このデータは、
奇数オプション・サイクルの間にこれらのＲＡＭから読
出されるつ又、データは、奇数オプ／ヨン・サイクルの
間に偶数セントＲＡＭ２８及び偶数リセットＲＡＭ３０
に記憶される。そしてこのデータは、偶数オプ／ヨン・
サイクルの間にこれらのＲＡＭ２８及び３０から読出さ
れる。

奇数セットＲＡＭ２４及び偶数セントＲＡＭ２８は、ハ
ンマをファイアするだめのハンマーアドレス信号を支え
る。奇数リセットＲＡＭ２６及び偶数リセットＲＡ　Ｍ
　３０は、ハンマのファイアを終了させるためのハンマ
・アドレス信号を与える。

このようなＲＡＭの２つの対（偶数の対及び奇数の対）
は、各偶数及び奇数サイクルの聞咎デコーダに１つのハ
ンマ・アドレス信号を与えるために必要である。各偶数
及び奇数サイクルの間、一方の対のＲＡＭからデータが
取シ出され、そして他方の対のＲＡＭＫデータが書込ま
れる。第４図は、偶数及び奇数サイクル時間相互間の関
係及び各サイクル内の動作の相対的なタイミングを示す
。

奇数ＲＡＭ２４及び２６の記憶位置は奇数アドレス・レ
ジスタ３２１Ｃよりアドレスされ、そして偶数ＲＡＭ２
Ｂ及び３０の記憶位ｆｆは偶数アドレス・レジスタ３４
によりアドレスされる。閘アドンス・レジスタは、各印
刷行動作の最初でリセットされ、そして°’５１２”　
迄カウント・アップされて１”に戻り、そして以下印刷
動作の終了迄カウント動作をつづける。各アドレス・レ
ジスタは９ビツトのディジタル出力を有する。七ノ１−
ＲＡＭ２４及び２８はこれらのアドレス・レジスタの最
下位を含めたらビットだけに結合されており、かくして
°゛２５６″のカウントで元に戻る。ハンマ・セット・
パルスがハンマ・リセントψパルスの前に生じるのでセ
ットＲＡＭの長さは、リセットＲＡＭよりも短かい。第
４図には各ＲＡＭに対する１つの偶数サイクル及び１つ
の奇数サイクルだけしか示していないけれども、偶数及
び奇数サイクルが連続的に発生されそして１つのハンマ
・アドレスが各ファイル開始信号の発生時に記憶される
ので、１以上のハンマ・アドレスが所定時間に各ＲＡＭ
に記憶されることが明らかである。

ＲＡＭ２４．２６．２８及び５０は、各ＲＡＭにハンマ
・アドレス・データを書込み即ち記憶するための入力ボ
ート３５．３７．３９及び４１を有し、そして又ハンマ
・アドレス信号を読出すための出力ポート３６．３８．
４０及び４２を有する。各ＲＡＭは又、読取−書込イネ
ーブル・ポート４４．４６．４８若しくは５０を有し、
そしてこれらポートはＲＡＭにデータを記憶若しくはＲ
ＡＭからデータを読出させる書込み及び読出信号により
アクセスされる。出力ポート３６及び３Ｂとセット・デ
コーダの間はハンマ附勢母線３２により接続されている
。セット・デコーダ２０は全てのラッチ２１に共通に結
合されており、その結果セラ）ＲＡＭ２４若しくは２Ｂ
からの各ハンマ・アドレス信号が解読されて対応するラ
ッチにセット・パルスを送シそしてこれは対応するハン
マ駆動回路１４をファイアする。減勢母線５４及びリセ
ット・デコーダ２２は同様にして働らき、ハンマ・ファ
イア信号を終了させるためのラッチ・リセット・パルス
を与える。

セラ）ＲＡＭ２４及び２８は２５６の記憶位置を有し、
そしてこれらはアドレス・レジスタ３２及び５４によシ
歩進的にアドレスされ、従って２５６全ての記憶位置が
アドレスされ終わると、アドレス動作は位置１から繰り
返される。

ハンマ・アドレス・データは、偶数オプション−・サイ
クルの間のストア１１／・／マ・アドレス（奇数）信号
の発生時に奇数セラ）ＲＡＭ２４に記憶される。又、ハ
ンマ・アドレス・データは、奇数オプション−サイクル
の間のストア・ハンマーアドレス（偶数）信号の発生時
に偶数セットＲＡＭ２８に記憶される。リセノ１−ＲＡ
Ｍ２６及び３０は５１２の記憶位置を有しそして第１番
目の記憶位置から順々に歩道的にアドレスされる。ノ・
ンマ９アドレスのデータは、偶数オプションφサイクル
の間のストア・ハンマ・アドレス（奇数）信号の発生時
に奇数リセノ）ＲＡＭ２６に配憶されるつ又、ハンマー
アドレスΦデータは、奇数オブ７ヨン働サイクルノ間の
ストアφハンマーアドレス（偶数）信号の発生時に偶数
リセットＲＡＭ３０に記憶される。

偶数ＲＡＭ２８及び５０並びに奇数ＲＡＭ２４及び２６
は、各オブ７ヨ／・サイクル時間の間の対応する読出セ
ット及びリセット（偶数及び奇数）信号アドレス壷ハン
マ・フロム拳セット及びリセット（偶数若しくは奇数）
信号の発生時に交互に読取られる。成るアドレスされた
ＲＡＭの記憶位置がハンマ・アドレス・データを含む時
、対応するデコーダ２０若しくは２２は、このデータを
解読し、対応するラッチ２１にセット９パルス若しくは
リセット・パルスを与えてこれのハンマ駆動回路１４を
ターン・オフ若しくはターン・オンする。

ハンマーアドレス−データがセットＲＡＭ２４若しくは
２８から読出される時、その選択されたハンマがファイ
アされる。そしてクリア・メモリ位置信号がこのＲＡＭ
メモリ位置をクリアし、そして歩道アドレス・レジスタ
信号が対応するアドレス・レジスタを歩進する。

予定の遅延でハンマをファイアするため、ハンマ・アド
レス（位置）データは、予定の時間の間読取られない成
るＲＡＭ位置に記憶≧れる。例えば、ハンマ・アドレス
・データは、予定の遅延値によりイ／デノクスされる対
応する奇数若しくは偶数アドレス・レジスタ３２若しく
は３４の現在値により決定される成る記憶位置で奇数上
ノ１−ＲＡＭ２４若しくは偶数上ノ）ＲＡＭ２８に記憶
され、現在値及び遅延値の和は、予定の遅延時間の経過
後のみＫＲＡＭ２４石しくは２８から読出されるＲＡＭ
記憶位置である。各ハンマに対する遅延値は遅延値パン
７アＲＡＭ９０に記憶されている。

読取−書込イネーブルψポート４４，４６．４８及び５
Ｑは、ＲＡＭアドレス−ボート６０．６２．６４及び６
６に与えられる２つのアドレス・レジスタの出力により
決定されるＲＡＭ記憶位置からのハンマ・アドレス信号
の読取シ、並びに遅延値バッファ９０からの遅延値とア
ドレス・レジスタ３２及び５４若しくはレジスタ８４の
現在値との和によシ決定されるＲＡＭ記憶位置へのハン
マ・アドレス・データの書込みを行う。

複数個のオアＯゲート６Ｂ、７０．７２及び７４並びに
アンド・ゲート６８ｍ、６８ｂ、７０息、７０ｂ、７２
＊、７２ｂ、７４ａ及び７４ｂが、ＲＡＭ２４．２６．
２８及び５０、−組の加算器７６．７８．８０及び８２
並びに各アドレスφレジスタ３２及び３４０間に接続さ
れている。オア・ゲートの出力は、ＲＡＭアドレス・ポ
ート６０．６２．６４及び６６に結合されており、そし
てどのＲＡＭ位置がアドレスされるかを決定する。

各オア・ゲートは２つの入力を有し、１つの入力はアン
ド・ゲートを介して対応する加算器の出力に接続されそ
して他の入力は第２アンド・ゲートを介してアドレス・
レジスタのうちの１つに結合されている。対応するノ・
ンマ駆動回路をターン・オン若しくはターン・オフする
予定の遅延を表わすＲＡＭ位置に７・ンマ・アドレスが
記憶されている時、オア・ゲートはアンド・ター）６８
ｂ。

７−Ｃ１ｂ、７２ｂ及び７４ｂと共に書込みサイクルの
間加算器の出力をＲＡＭアドレス自ポート６０．６２．
６４及び６６に与える。オア会ゲート６８及び７０はア
ンド・ゲート６８＆及び７０鼻と共に奇数サイクルの間
、奇数アドレス・レジスタ３２の出力を奇数セントＲＡ
Ｍ２４及び奇数リセットＲＡＭ２６へ印加して、ＲＡＭ
の記憶位置を逐次的にアドレスする。オア・ゲート７２
及び７４はアンド・ゲート７２ｍ及び７４ｍと共に偶数
サイクルの間係数アドレス・レジスタ３４の出力を偶数
セントＲＡＭ２８及び偶数リセットＲＡ″Ｍ３０に印加
してＲＡＭの記憶位置を逐次的にアドレスする。

ハンマ駆動回路１４は、奇数リセツ）ＲＡＭ２６若しく
は偶数リセットＲＡＭ３０からのノーンマ減勢母線５４
上の・・／マ・アドレス信号に応答して第２遅延時間の
後にターン・オフされる。ター／・オフ即ちファイア終
了時間Ｔ３（第２遅延値）はプログラム可能なファイア
終了（ＴＦＲ）レジスタ８４に記憶されている。例えば
、レジスタ８４の内容の値によシインデックスされる如
き、奇数アドレス・レジスタ５２の現在値によシ規定さ
れる記憶位置でハンマ・アドレスが奇数リセツｈ、ＲＡ
Ｍ２６に記憶されている。加′Ｎ器７８は、これらの値
を加算して、／・ンマ・ファイア信号のターン・オフ時
刻を表わす奇数リセットＲＡＭ２６の記憶位置を決定す
る。

動作を説明すると、プリント・ライン・バッファ（ＰＬ
Ｂ）アドレス・レジスタ８８は、ライン・プリンタの次
の・・／マがファイアされるべき時刻になると信号な発
生する。この信号は、遅延値バッファ９０、ハンマ・ア
ドレス・テーブル（ＨＡＴ）８６及びプリントのライン
・バッファ（ＰＬＢ）９２に同時に送られる。この時こ
の特定なハンマに対する第１遅延値が遅延値バッファ９
０から加算器７６及び８０に続出され、対応するハンマ
・アドレス（位ｆ）がハンマφアドレス・テーブル８６
によシ発生され、そしてこの特定なハンマがファイアに
対してレディであることを表わす信号がプリントφライ
ン・バッファ９２により発生される。このハンマのファ
イアは、このハンマにタイプ・キャリア上の所望のタイ
プ・フェイスが対面する迄待機とされる。更に、２つの
隣接するハンマ位置の文字を印刷することはできなハ。

完全な１行を印刷するためには、プリント・ライ／・バ
ッファは例えば６回のサブ・スキャンを連続して行い、
そして各サブ・スキャンにおいて６つおきの・・／マ位
置を附勢する。各サブ・スキャンの間の連続移動するバ
ンド型タイプ・キャリア上のタイプ−フェイスと各プリ
ント・ハンマの位置との関係を連続的にモニタする装置
は米国特許第４４５７２２９号に示されており、これは
プリント・ライン・バッファ及びバンド・イメージ・バ
ッファ（ＢＩＢ）を有している。

プリント・ライン・バッファ（ＰＬＢ）９２は、フＩ／
ント−ライン・バッファ・アドレス・レジスタ８８によ
り印刷すべき文字を与えられる。バンド・イメージＱバ
ッファ９４は、タイプ・バンド上の文字の電子イメージ
を含んでおり、そしてファイアされるべき次のハンマに
隣接する文字のディジタル値を連続的に出力する。文字
データはプリント・ライン・バッファ及びバンド・イメ
ージ・バッファから各偶数及び奇数ティクルに読取られ
そして比較される。ファイア開始信号は比較回路９６が
一致を検出した時に発生される。この一致は、特定なハ
ンマ位置でタイプされるべきタイプ・キャリア上の文字
がこの特定な位置忙対面したことを表わす。本発明に従
うと％第１（ターン・オン）遅延値が、このファイア開
始信号と実際のハンマのファイアとの間に介入される。

比較回路９６は、タイプ・キャリア上の特定なタイプ・
フェイスの現在位置を表わすバンド・イメージ・バッフ
ァ９４の出力をプリント−ライン・バッファ８８の出力
に比較する。一致によりファイア開始信号が発生され、
そしてこれはこのサブ・スキャンで次のハンマ位置のフ
ァイアの準備ができたことを表わす。このファイア開始
信号は、アンド０ゲート９８を介してＩ゛ンマ°アドレ
ス°テーブル８６らのハンマ・アドレス・データを、こ
の時のサイクルが偶数若しくは奇数サイクルでちるかに
依存して、偶数若しくは奇数のＲＡＭ対の、加算器７６
．７８．８０及び８２が発生するＲＡＭ記憶位置にゲー
トするのに用いられる。第４図のタイミング図は、偶数
及び奇数サイクルの夫々の間に生じる上述のタイミング
信号の相互関係を示している。

成る特定な文字に対して例示的を遅延値を用いてこの制
御システムの動作の一例を説明する。印刷すべき文字を
ハンマ位置（アドレス）”１０″における文字１Ａ”と
し、又このハンマ位置は。

対応する第１（ハンマ・ファイア）遅延値“５０”及び
第２遅延値（７ｆイア終了時間）”１００″？有するも
のとする。対応するアドレス・レジスタが現在ＲＡＭ記
憶位置即ちアドレス”７５“であるとする。上記の一致
（ファイア開始信号）が生じると、ハンマφアドレス″
１０”がセントＲＡＭの記憶位置゛５０”＋゛７５”＝
”１２５“に記憶され、セして又リセットＲＡＭの記憶
位置”１００“＋”７５”＝”１７５”に記憶される。

各ＲＡＭの記憶位置はアドレス・レジスタによシ歩進的
にアクセスされる。アドレス・レジスタが”１２５″に
等しくなると、セントＲＡＭから、ハンマ位置”１０”
に対応するハンマ・アドレス信号が読取られセント・デ
コーダ２０により解読される。そしてこのデコーダ２０
はセット°パルスｌ（ラッチ２１に出力し、これにより
対応するハンマ駆動回路１４が）・ンマ位置番号”１０
”をファイアする。そしてアドレス・レジスタが”１７
５“に到達すると、リセノ）ＲＡＭからノ・／マ位置゛
′１０”に対応するハンマ・アドレス信号が読出され、
そしてこの信号はリセット・デコーダ２２Ｖｃより解読
されてこのデコーダがラッチ２１に：ノセノト・パルス
を出力し、これによりハンマ駆動回路１４は番号“１０
″のノ・ンマのファイアを終了させる。

第５図に示す第２の実施例は、遅いスピードのプリンタ
及び論理−メモリ・スピードに使用するためのもので、
各オプション時間（前述の第１の実施例の偶数若しくは
奇数オプション・サイクルよりも必然的に時間が長い）
は読取り及び書込みサイクルに分けられている。プリン
タのスピードが遅い場合には前述の偶数及び奇数サイク
ル並びに偶数及び奇数ＲＡＭ対を省略することができる
。

オプ／ヨ７時間が旬かいと、１方の対のＲＡＭからのハ
ンマ・アドレスの読屯りを他方の対のＲＡＭへのハンマ
・アドレスの書込みの間に行われなければならない。オ
プ／ヨン時間が長いと、単一オブゾヨ７時間内にＲＡＭ
から最初にノ・／マ・アドレスが読出されてそして別の
ハンマ・アドレスを書込むことができる。

クロック２３は読取サイクルに対応する５つのクロック
出力ＴＯ−７４及び書込サイクルに対応する５つのクロ
ック出力Ｔ　ｓ　　Ｔ　９を生じる。これらの出力は対
応する駆動回路１００及び１０２に送られそして読取り
及び書込サイクルの間にこのシステムを動作させるに必
要な数のタイミング・パルスが発生される。１つのセッ
ト読取−書込ＲＡＭ１０４及び１つのリセット読取−書
込ＲＡＭ１０６は前述のＲＡＭ２４．２６．２８及び３
０に対応する。１つのアドレス・レジスタ１０８は前述
の偶数及び奇数アドレス・レジスタ５２及び３４に対応
する。オプション時間の最初の半分（読取サイクル）の
間に／Ｓ７７・アドレス信号がセント及びリセットＲＡ
　Ｍの両方から歩進的に読取られ、そして最後の半分（
書込サイクル）の間にハンマ・アドレスがセット及びリ
セットＲＡＭの両方に記憶される。かくして、両ＲＡＭ
は１つのハンマをファイアするために各オプション時間
同時に２回アドレスされる（）・ンマ・アドレスを読取
るために１回セして−・ンマ・アドレスを記憶するため
に１回）。もしも第１の実施例の偶数及び奇数サイクル
が第２実施例のオプション時間の半分であるとすると、
第１実施例は第２実施例の２倍だけハンマを選択する。

第２の実施例の動作は上述の点を除き第１の実施例と同
様であるので詳しく説明しない。

Ｆ１発明の効果 本発明は、個々のノ・ンマ飛翔時間の固有的な差を補償
するために個々のノ・ンマ・ファイア時間を制御する共
通制御装置を実現する。この制御装置は、制御信号（こ
れは解読されて個々の７・ンマ駆動回路に印加される）
を与えるのに安価な小容量のＲＡＭＱ必要とする。本発
明は、従来においてはハンマ駆動回路のターン・オン及
びターン・オフのための遅延を与えるために個別の遅延
制御回路が必要であったという問題点を解決するつ

【図面の簡単な説明】

第１図は本発明の制御システムで用いるプリンタ機構及
び電磁プリント・ノ・ンマを示す図、第２図は第１図の
プリント・ノ・ンマ機構の動作のタイミングを示す図、
第３図は、第１図の複数のプリント・ハンマ機構のタイ
ミングを制御する電子制御システムを用いる本発明の実
施例を示す図、第４図は第３図の回路動作を示す図、第
５図は本発明の他の実施例を示す図。 １０・・・附勢装置、１１・・・・コイル、１５・・・
・アーマチュア、１７・・・・ハンマ、１４・・・・／
１ンマ駆動回路、２１・・・・ランチ、２４．２６．２
８．３０・・・ＲＡＭ、５２．３４・・・・アドレス・
レジスタ、２０．２２・・・・デコーダ。

Claims (1)

1. 【特許請求の範囲】 夫々の飛翔時間が異なる複数個のハンマに対して移動活
   字キャリアの活字を整列させて打印するプリンタのイン
   パクトのタイミングを制御する装置において、 ハンマ・ファイア信号に応答して上記移動活字キャリア
   に対して上記ハンマを駆動する複数個のハンマ駆動回路
   と、 ファイアされるべき特定なハンマを表わすハンマ・アド
   レス信号を制御信号に応答して発生するため上記ハンマ
   駆動回路の全てに共通に結合されたハンマ選択手段と、 上記ハンマ・アドレス信号に応答して、上記特定なハン
   マのハンマ駆動回路にハンマ・ファイア信号を供給する
   回路と、 上記移動活字キャリアが上記特定なハンマに整列された
   時にファイア開始信号を発生する信号発生手段と、 上記ハンマ選択手段及び上記信号発生手段に結合され、
   上記ファイア開始信号に応答して、上記特定なハンマの
   アドレスを表わす第１制御信号及び上記ハンマ・ファイ
   ア信号のタイミングを表わす第２制御信号として規定さ
   れる上記制御信号を発生する制御手段とを有する上記イ
   ンパクトのタイミング制御装置。