JPS61144793A - 半導体メモリの駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリの駆動方法に関し、特にダイナ
ミック型メモリセルから２値情報を読み出すときのビッ
ト線のプリチャージレベルが供給電源電圧の半分程度に
設定されたダイナミックメモリの駆動方法に関するもの
である。

（従来技術とその問題点） ビット線グリチャージレベルを供給電源電圧の半分程度
に設定してメモリセルから２値情報をビット線上に微小
信号として続み出し、その微小信号を接地レベル又は供
給電圧レベルに増幅するダイナミックメモリの典型的な
回路には、ウィルスン・テニス・アー等を発明者とする
日本国特許（公表特許公報昭５７−５０１００１）の明
細書に記載されているようなものがある。

このような公知のダイナミックメモリのビット線及びセ
ンスアンプ周辺の回路構成の一例を第２図に示し、これ
の動作波形を第３図に示す。なお、ここで示したセンス
アンプＳＡはビット線ＢＯ１Ｂｌのレベルを比較シてこ
のレベルがより低い方のビ、ト線のレベル１ＱＮＤレベ
ルまで引き落とし、一方、高い方のビット線のレベルを
供給電圧ＶＤレベルまで引き上げるイ幾能を持っている
ものとして以下の説明を行う。

チップが選択されると、まずビット線バランス信号線Ｐ
Ｏを低レベルにしてバランス用トランジスタＴＯをオフ
しビット線ＢＯ１Ｂ１″ｆ、分離させる。

このときのビット線ＢＯ，Ｂｌのプリチャージレベルｖ
Ｐは供給電圧ＶＤのほぼ半分近くにバランスしている。

次にワード線ＷＯ１Ｗ１のうちの１本、たとえばＷＯが
選択されビット線ＢＯにトランス７アゲー）ＴＩを介し
てメモリセルＭＣＯから２値情報が読み出される。この
ときのビット線ＢｌのフリチャージレベルＶＰはそのま
まセンスアンプ活藪性時のリファレンスレベルとして利
用され、ビット線ＢＯのレベルが′ｌ″情報読み出し時
にはビット線Ｂｌより若干高いレベルとなり、′０＃情
報読み出し時にはビット線Ｂｌより若干低いレベルとな
る（第３図には１１″情報読み出し時の波形を示す）。

次にセンスアンプ活性化信号線ＳＥｉ高レベルにしてセ
ンスアンプ８Ａを活性化し、ビット線ＢＯ上に読み出さ
れた微小信号をＧＮＤレベル又ｔｉＶＤレベルまで増幅
する。

チップが非選択になると、それにつれてワード線’ｖｖ
ｏが非選択となりメモリセルＭＣＯへの再書き込みが行
われる、そしてセンスアンプ活性比倍−４＋線ｓＥを低
レベルにしてセンスアングＳＡＱ非活性化し、ビットｉ
バランス信号線ＰＯｔ高レベルにすればビット線ＢＯ１
Ｂ１　が短籟してビットｉＢｏ、Ｂｌ　　のレベルは一
定値にバランスする。

このレベルがビット線ＢＯ，Ｂｌのプリチャージレベル
ｖＰとなり、そしてバランス直前のビット線Ｂｌ）、Ｂ
ｌのレベルはＧＮＤレベルとＶＤレベルであるので”ｓ
’　Ｐ　＝　Ｖ　Ｄ　／　２　となる事がわかる。

この様な従来の半導体メモリでは、被選択メモリセルの
トランスファゲートを介して選択ワード線からビニｌト
線刈の片側にのみカップリングノイズが発生し、メモリ
セルからの読み出し信号に正のオフセットして加わる為
に見掛は上メモリセルの０“情報読出し時のセンスアン
プ動作マージンが劣化し狭くなるという欠点があった。

さらにセンスアンプ活性時にビット線対につく容量がセ
ル容ｔＣ８の分だけアンバチンスとなりセンスアンプの
動作マージンが狭くなるという欠点もあった。

以上のような欠点を解決した回路も今までに公表されて
いる（特願昭５３−６９３９）。これの回路構成と動作
波形を第４図、第５図にそれぞれ示す。説明の都合上、
前述したＭｌの従来例と同等な部分には同じ記号を用い
ている。この第２の従来例である第４図が第１の従来例
である第２図と異なるのはビット線ＢＯ，Ｂｌにそれぞ
れダミーセルＤＣＩ、ＤＣＯｉ付加し、これの制御の為
にダミーワード＃ＪＤＷ１、ＤＷＯとダミーワード；・
線Ｐ１とを設けたことである。また第５図の実線及び破
線は１１′情報及び′″Ｏ“情報読み出し時の波形をそ
れぞれ示している。第５図を用いて第４図の動作を説明
する。

バランス信号？＠ＰＯとダミーリセット線Ｐ１を高レベ
ルに保ち、ダミーセルＤＣＩ、ＤＣＯのダミー容量Ｃ凡
をＩＶＩＯ８ＦＥＴ　　Ｔ３　　を通してビット線ＢＯ
１Ｂ１と同レベルＶＰＩにプリチャージする。そしてダ
ミーリセット線Ｐ１を低レベルにしてＭＯＳＦＥＴ　　
Ｔ３１ｉオフとｌ、、ビｙ　）＃１ｌＢＯ，Ｂｌからダ
ミー容量を分離する。次にバランス信号線ＰＯを低レベ
ルにしてＭＯＳＦＥＴ　　Ｔｏをオフとし、ピット線Ｂ
Ｏ１Ｂｉｔ−分離した後で、アドレス情報により選択さ
れたワード線ＷＯとダミーワード線ＤＷＯを高レベルに
してビット線ＢＯ上にメモリセルＭＣＯから２値情報を
微小信号として読み出する共に、この微小信号をセンス
アンプ８Ａで増幅する際のリファレンスレベルをダミー
セルＤＣＯによりビット＋１１Ｂｌ上に発生させる。そ
してセンスアンプＳＡを活性化してビット線りＯ１Ｂｌ
上の微小信号を増幅し一連の読出し動作が終わる。この
ときビット線対ＢＯ１Ｂｌのレベルは接地レベルＧＮＤ
及び使用電源レベルＶＤに駆動される。その後ワード線
ＷＯとダミーワード１）ＷＯを低レベルにしてメモリセ
ルＭＣＯとダミーセルＤＣＱ’１ビット線ＢＯ１Ｂｌか
ら切り離してセンスアンプＳＡを非活性とし、バランス
信号線ＰＯを高レベルにしてビット＃ＢＯと８１をバラ
ンスさせる。そしてダミーリセット線Ｐ１を高レベルに
してＭＯ８ＩごｇＴ　　Ｔ３をオンとし、先にバランス
しておいたビット線のレベルをダミー答案ＣＲの１リチ
ヤージレベルＶＰＩとして用いるのである。

以上が第２の従来例の半導体メモリの動作である。この
従来例において、ダミーセルＤＣＯＫよりビット１ｉｌ
Ｂｌ上に発生するリファレンスレベルは、ダミー容ｔＣ
Ｒ，とビット線のグリチャージレベルを等しくしている
為に、ＭＯＳＦＥＴ　　Ｔ２　　を介したダミーワード
ＤＷＯからのカップリングノイズの分だけプリチャージ
レベルＶＰＩより大きくなる。このビット省Ｂｌ上に発
生するカップリングノイズの大きさは、Ｍ（ＪＳＦＥＴ
　　’ｌ’ｌ、　Ｔ２の大きさを等しくワード＃ＷＯと
ダミーワードＬＩ　Ｗ　Ｏのレベル＠幅を等しくする事
で、ビット線ＢＯ上に発生するカッ７−リングノイズと
同じ大きさンこする事ができる。従ってセンスアンプＳ
Ａに加わるビット線ＢＯ，Ｂ１間の差信号には−ＩＩ述
第１の従来例のようなカップリングノイズによるオフセ
ットは含まれない事がわかる。さらにセル容量Ｃ８とダ
ミー容量ＣＢ、を等しくする事でセンスアンプ活性時に
おけるビット線ＢＯ，Ｂ１間の容量のアンバランスがな
くなる。従ってセンスアンプの動作マージンが大きくな
ると共に、従来のものに比べてより小さなメモリ・セル
からの読出し信号でも正確に増幅する事が可能である。

しかしながら、このような第２の従来例の回路構成及び
駆動方法では、ビット線のプリチャージレベルＶＰＩに
読出し情報依存性が生じ、安定したレベルを得ることが
できない。これは第５図にも示しているように、ダミー
ワード線ＤＷＯで選択されたダミーセルＤＣＯのダミー
容量ＣＲ（節点ＮＤＯＫａビット線ＢＯ，Ｂｌレベルを
バランスする前のビット線Ｂ１のレベル（ｖＤ又はＧＮ
Ｄレベル）が書き込まれており　一方ダミーセルＤＱＯ
＋と対をなすダミーセルＤＣＩのダミー容量ＣＲ（節点
ＮＤＩ）　　にはダミーワード線ＤＷＩが低レベルのま
まであるのでもっと前のビット線バランスレベル（約Ｖ
Ｄ／２　）が書き込まれている為である。すなわちダミ
ーリセット線ＰＩを高レベルにしたとき、それまでＶＤ
／２にバランスしていたビット線対のレベルが節点ＮＤ
Ｏのレベルに応じて変化するのである。今、節点ＮＤＩ
　のレベルをＶＤ／２節点ＮＤＯのレベルをＶＤ及びＧ
ＮＤ（メモリセルＭＣＯから１０′情報及び１１“情報
を読み出したときに相当する）としたときのビット線バ
ランスレベルをｖＰｌｏ　及び　ＶＰＩＩ　　ｃ！：す
ると、これらは、 （１′［不、−余　白） １　　　　　　　　　　　　　ＶＤ ＶＤ　　　　　　ＶＤ−ＣＲ ２４（ＣＢ＋ＣＲ） Ｄ ＝　　　　　−ｙ／１／ とナル。タタし、ＶＤ−ＣＲ／４　（ＣＤ＋ＣＲ）＝Ｖ
Ｎとおいた。

このように、メモリセルＭＣＯから読み出す情報が″０
“情報か又は′″ｌ＃ｌ＃情報ってビット線の最終的な
バランスレベル、すなわちビット線のプリチャージレベ
ルＶＰＩが目標イ直のＶＤ／２レベルから士ＶＮだけ変
化したレベル（ＶＰ　１０又はＶＰＩＩ）　になる事が
わかる。このような士ＶＮのレベル変動がメモリセルを
含んだセンスアンプの動作マージンを劣化させる事は明
白であり、これが第２の従来例における重大な欠点であ
った。

単かつ正確に発生する為の半導体メモリの駆動方法を提
供することであり、更に他の目的はセンスアンプの動作
マージンを大きくする半導体メモリの駆動方法を提供す
ることである。

（発明の構＃：） 本発明の半導体メモリの駆動方法は、少なくとも１対の
ビット線と、２値情報を第１のレベル及び第２のレベル
として容量素子に記憶する複数のメモリセルと、前記ビ
ット線にそれぞれ１個づつ設けられ前記ビット線上に一
定のリファレンスレベルを発生するダミーセルと、前記
ビット線と前記メモリセルとの接続状態を制御。するワ
ード線と、前記ビット線と前記ダミーセルとの接続状態
を制御するダミーワード線及びタミーリセット線と、ア
ドレス情報に応じて選択された前記ワード線及び前記ダ
ミーワード線により前記メモリセル及び前記ダミーセル
から前記ビット線対上に微小差信号を読み出す手段と、
前記ビット線対上の微小差信号を検出して増幅し当該ビ
ット線対の一方のビット線をより高い第３のレベルに他
方のビット線をより低い第４のレベルに駆動する手段と
、前記ダミーリセット線により前記ビット線対と当該ビ
ット線対にそれぞれ設けられた前記ダミーセルとを接続
する手段と、前記ビット線対を相互に接続して前記第３
及び第４のレベルの中間のレベルにバランスする手段と
金備えた半導体メモリに対して、前記ビット線対上に前
記メモリセルと前記ダミーセルから続み出された微小差
信号を増幅した後前記ダミーリセット線により非選択の
ダミーセルを含む前記すべての夕゛ミーセルをそれぞれ
の属するビット線と接続し、そして前記ワード線と前記
ダミーワード線による前記ビット線対と当該メモリセル
及びダミーセルとの接続を断ち、前記ビット線対を相互
に接続して当該ビット線上にバランスレベルを得た後保
持状態とすることを特徴とする半導体メモリの駆動方法
である。

（実施例） 以下、理解を助ける為に典型的な実施例を用いて本発明
を詳述する。第１図は第４図に示した第２の従来例の半
導体メモリ回路に本発明を適用した一実施例について、
その動作波形を示したものである。第１図に示した本発
明の動作波形が第５図に示した第２の従来例の動作波形
と異なるのは、ダミーリセット線Ｐ１が低レベルから高
レベルに変化するタイミングをワード線ＷＯとダミーワ
ード線ＤＷＯが低レベルに変化する前にしたことである
。

第１図、第４図を用いて本発明の駆動方法を説明する。

メモリセルＭＣＯダミーセルＤＣＯからビット線Ｂ　（
１、Ｂｌ上に微小差信号を読み出し、それをセンスアン
プＳＡで増幅し、ビットｍＢｏ、Ｂ１のレベルをＶＤ又
はＧＮＤとするまでの動作は従来例の動作とまったく同
様であるので詳細は省略する。

センスアンプＳＡによりビット線ＢＯ１Ｂ１　のレベル
がＶＤ又はＶＮＤ近くまで駆動されると、ダミーリセッ
トｍｐｔｔ−高レベルにして今まで非選択であったダミ
ーセルＤＣＩ　ＭＢＯに接続し、ダミーセルＤＣＩ内の
ダミー容量（節点ＮＤＩ）をビット線ＢＯと四レベルに
プリチャージする。

このとき、ビット線りＯ１Ｂｌ上の信号はセンスアンプ
ＳＡで充分大きく増幅されているので、突然ダミーセル
ＤＣＩがビット線ＢＯに接続されても若干のノイズがそ
のビット線ＢＯ上に発生するけれどもセンスアンプＳＡ
の誤動作を招く事はない。その後、アドレス情報により
選択されていたワード線ＷＯとダミーワード＃ｊ！ＤＷ
Ｏを低レベル圧してメモリセルＭＣＯ’ｉビット線ＢＯ
から切り離すが、このときダミーセルＤＣＯのビット線
Ｂ１への接続はタ°ミーワード線ＤＷＯによっては断た
れるがダミーリセット線ＰＩにより保たれている。

次にセンスアンプを非活性とした後でビット線バランス
傷号線ＰＣ１高レベルにしてビット＃１ｌＢＯとＢ１の
対をバランスさせる。このときのバランスレヘルを■Ｐ
Ｏとすルト、ダミーセルＤＣＯ１ＤＣＩのダミー容量が
それぞれビット線Ｂｌ、ＢＯに接続され、そしてレベル
ＶＤ及びＧＮＤにプリチャージされている為に、 となる。また■ＰＯがメモリセルＭＣ０７）＝らの読出
し情報のいかんにかかわらず常に一定のレベルＶＤ／２
　　になる事は明白である。このレベルｖＰＯがビット
線及びダミー容量（節点ＮＤＯ，ＮＤＩ’）のプリチャ
ージレベルになる。

以」二が本発明における半導体メモリの駆動方法である
。このように、センスアンプを非活性化する前に全ての
ダミーセルをそれぞれの属するビット線と同レベルのＶ
Ｄ又ＨＧＮＤレベルにプリチャージしておき、その後セ
ンスアンプを非活性化した後で全てのビット線及びダミ
ーセルをバランスする事で、再現性よく簡単かつ正確に
ＶＤ／２レベルを得る事ができる。またセルｇｊｆｋｃ
ｓとダミー容ｔｃＲを等しい大きさにする事でセンスア
ンプ動作時のピッ）ｉｌｉｌＢＯ，Ｂ１間でのＷｔアン
バランスがなくなり、センスアン７−の動作マージンを
大きくできる。

以上の説明ではダミ’）セシト線Ｐ１の低しベな場合を
取り上げたが、このレベル変化はビット線間の差信号が
このときにビット線上に生じるダミーセルからのノイズ
よりセンスアンプの誤動作を招かない程度に大きく増幅
された後であれは、センスアンプが非活性ｃＣなる直前
まで許される。

また、セル容量Ｃ８とダミー容量Ｃ几の大きさを同じと
して説明したが、これらが異なっていても本発明の動作
にはなんら量販にない。

きらに、ダミーセルとヒント線との接続状態を制御する
２本の信号線のうちのダミーワード線をｐ−ミーセｋ　
カラヒツト線へのリファレンスレベル読出し制御線と考
え、他方のダミーリセット締金ビット線からダミー、セ
ルへのプリチャージレベル書込み線と考えれば、本発明
はここで説明したｌトランジスタ型タイナミックメモリ
セルを用いた半導体メモリに限らず、これと同様の原理
に基づいて動作する他のどのようなダイナミックメモリ
セルを用いｆ＝半４体メモリにも同様１１遍用し得るも
のである。

さらに、以上の説明は便宜上すべてへチャネルＭＯ８Ｆ
’ＥＴ１に使用した例により行ったが、本発明はＰチャ
ネルＭＯ８ＦＥ’ｌ’でもまた他のどのような形式のト
ランジスタでも本質的に同様に適用し得るものである。

（発明の効果） 以上詳述したように本発明の半導体メモリの鳴動方法ｌ
によると、再現性よく簡単かつ正確にＶＤ／２　　レベ
ルを得る事が可能になるという幼果を得る。また、ビッ
ト線のプリチャージレベルが常に一定になるのでセンス
アン７゛の動作マージンが大きくなるという効果を得る
。

【図面の簡単な説明】

第１図は本発明の半導体メモリの駆動方法を説明する為
の動作波形図、第２図、第３図はそれぞれ従来の半導体
メモリのセンスアンプ及びビット線周辺の回路図上それ
の動作波形図、第４図、第５図は１ψの従来例の回路図
と動作波形図全それぞれ示す。なお、第１図の動作波形
は８４図に示した従来の半導体メモリの回路に本発明の
駆動方法を適用したときのものを示している。 図において、ＢＯｌＢｌはビット線、　〜■０、Ｗｌは
ワード線、ＤＷＯｌＤＷＩはタ°ミーワード線ＰＯはビ
ット線バランス信号線、ＰＩはタ°ミーリセ、ト線、Ｓ
Ｅはセンスアンプ活性化信号線、ＳＡはセンスアンプ、
　　ＭＣＯ，ＭＣＩ　ｔｒｉ：メモリセル、ＤＣＯｌＤ
ＣＩはダミーセル、　　ＴＯｌＴｌ、Ｔ２、Ｔ３はＭＯ
Ｓ　　トランジスタ、　　ＣＢはピット線号１Ｃ８はセ
ル容量、ＣＲはダミー容量をそれぞれ示す。 一人ｆｒ″Ｉ！士内原　　晋 第１図 ＮＤＩ　　　　　　　　　　　　　　　　　　　　　　
　　　　　・ゝ％、、−＋＋−／ 第２図 Ｏ ＄３図 糖ル図 ＳＤＩ　　□

Claims (1)

【特許請求の範囲】
1. 　少なくとも１対のビット線と、２値情報を第１のレベ
   ル及び第２のレベルとして容量素子に記憶する複数のメ
   モリセルと、前記ビット線にそれぞれ１個づつ設けられ
   前記ビット線上に一定のリファレンスレベルを発生する
   ダミーセルと、前記ビット線と前記メモリセルとの接続
   状態を制御するワード線と、前記ビット線と前記ダミー
   セルとの持続状態を制御するダミーワード線及びダミー
   リセット線と、アドレス情報に応じて選択された前記ワ
   ード線及び前記ダミーワード線により前記メモリセル及
   び前記ダミーセルから前記ビット線対止に微小差信号を
   読み出す手段と、前記ビット線対上の微小差信号を検出
   して増幅し当該ビット線対の一方のビット線をより高い
   第３のレベルに他方のビット線をより低い第４のレベル
   に駆動する手段と、前記ダミーリセット線により前記ビ
   ット線対と当該ビット線対にそれぞれ設けられた前記ダ
   ミーセルとを接続する手段と、前記ビット線対を相互に
   接続して、前記第３及び第４の中間のレベルにバランス
   する手段とを備えた半導体メモリに対して、前記ビット
   線対上に前記メモリセルと前記ダミーセルから読み出さ
   れた微小差信号を増幅した後、前記ダミーセル線により
   非選択のダミーセルを含む前記すべてのダミーセルをそ
   れぞれの属するビット線と接続し、そして前記ワード線
   と前記ダミーワード線による前記ビット線対と当該メモ
   リセル及びダミーセルとの接続を断ち、前記ビット線対
   を相互に接続して当該ビット線上にバランスレベルを得
   た後保持状態とすることを特徴とする半導体メモリの駆
   動方法。