JPS61145646A - 仮想計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、仮想計算機システムに関し、特に、仮想計算
機に対する実計算機資源の配分に関する。

〔発明の背景〕

仮想計算機システム（Ｖｉｒｔｕａｌ　Ｍａｃｈｉｎｅ
Ｓｙｓｔｅｍ、以下ＶＩ’ｖｌＳと略記）は、第２図に
概念的に示すように、１台の実計算機（１３ａｒｅＭａ
ｃｈｉｎｅ、以下ＢＭと略記）５０１上で、複数のオペ
レーティング・システム（Ｏｐｅｒａｔｉｎｇ３ｙｓｔ
ｅｍ、　　以下Ｏ８と略記）５０６，５０７を、見掛は
土間時に走行させることを可能にするものである。その
実現のため、各０８５０６，５０７とＢＭ５０１の間に
直接のペース・マシン・インタフエースを設ける代りに
、特殊な制御プログラム（例、ｔば、バーチャル・マシ
ン・モニタ：Ｖｉｒｔｕａｌ　Ｍａｃｈｉｎｅ　Ｍｏｎ
１　ｔｏｒ　などと呼ばれる。

以下ＶＭＭと略記）５０２が用意され、これが、ベース
・マシン・インタフェース５０３を介して直接ＢＭ５０
１に作用するとともに、各０８５０６゜５０７に対シて
、ベース・マシン・インタフェース５０３と同等のベー
ス・マシン・インタフェース５０８を提供する。ＶＭＭ
５０２がベース・マシン・インタフェース５０８を作シ
出すことによって観念的に形成されるマシンを、仮想計
算機（バーチャル・マシ７　：　Ｖｉｒｔｕａｌ　Ｍａ
ｃｈｉｎｅ、以下ＶＭと略記）という。第２図には、０
８５０６が働ら＜ＶＭ５０４と、０８５０７が働ら＜Ｖ
Ｍ５０７が示されているが、いうまでもなく、任意数の
Ｖ、Ｍを形成することができる。ＶＭ５０４とＶＭ５０
５はＶＭＭ５０２の制御の下に切替えられ、かくて、０
８５０６と０８５０７が見掛は上同時に動作する。

他方、Ｏ８５０６及び５０７は、ユーザ・プロダラム（
［Ｊｓｅｒ　Ｐｒｏｇｒａｍ、以下ＵＰと略記）５１５
゜５１６及び５１７，５１８に対して、それぞれ、拡張
マシン・インタフェース５１３及び５１４を提供し、そ
れにより、拡張マシン（ＥｘｔｅｎｄｅｄＭａｃｈｉｎ
ｅ、以下ＥＭと略記）５０９〜５１２が形成される。Ｅ
Ｍ５０９〜５１２のそれぞれは、それに連係するＵＰか
らのあるまとまった機能に対する処理要求（スーパバイ
ザ・コール、ファンクション・コールなどと呼ばれる）
に応じた処理をそれぞれのＯ８内で実行する機能と、ベ
ース・マシン・インタフェース機能とを有している。し
たがって、０８５０６と０８５０７が異なったものであ
れば、それぞれのＯ８に属するＥＭ（例えば５０９と５
１１）は、互いに異なる機能を有する。

以上のように、ＶＭＳは、単一のＢＭ上で複数の異なる
Ｏ８が、見掛は上同時に走行することを可能にし、その
結果、次のような効用が期待できる。

（１）稼動中のシステムのサービスを停止することなし
に、新しく開発されるシステムのデバッグやテストを行
なうことができる。

（２）単一のＢＭで複数の異なるｏｓが動作できるので
、ハードウェア資源の使用効率が改善される。

（３）　　ＢＭとはアーキテクチャ又はシステム構成を
異にする計算機システムを仮想的に作ることができ、し
たがって、新しいマシン又はシステムの制御プログラム
のテストを、実際のハードウェアが存在しない状態で行
なうことができる。

ところが、ＶＭＳの実現のために、特殊な制御プログラ
ムＶＭＭ５０２が存在する。ＶＭＭ５０２は、ＶＭ５０
４，５０５等を効率良く動作させるために、マルチプロ
グラミング技術を用いて、８Ｍ５０１のハードウェア資
源を時間的及び空間的に分割して、各ＶＭ５０４，５０
５に割当てる。

ハードウェア資源を操作する命令は、７ＭＳ内のシステ
ムの全体的完全性を保証するために、いわゆる特権命令
として扱われ、特権モードと呼ばれル動作モードにおい
てのみ実行可能となる。

ＶＭＭ５０２は、コノヨウナ特権命令が０８５０６又は
５０７から発行されたことを検知すると、その命令を自
分で解釈・実行し、それが終了すると、制御を走行中の
Ｏ８に戻す。この処理は、８Ｍ５０１の資源をＶＭ間で
共用するために必要なものであシ、この処理時間がＶＭ
Ｓ特有のオーバヘッドとなる。また、主メモリの共用は
、仮想記憶方式の技術により実現されているので、その
ためのアドレス変換に！！する時間も、オーバヘッドと
なる。

これらのＶＭＳ特有のオーバヘッド中の主なものは、次
のように大別できる。

（１）特権命令のシミュレーション処理によるオーバヘ
ッド （２）割込みのシミュレーション処理によるオーバヘッ
ド （３）仮想記憶機能のサポートのためのアドレス変換に
よるオーバヘッド （４）ＶＭ間の切替サービス処理（ディスパッチ処理）
のためのオーバヘッド 前記（３）のオーバヘッドの削減の試みの例は、特開昭
５０−２３１４６号公報、同５７−２１２６８０　号駕
公報に記載されている。前記α）及び（２）のオーバヘ
ッドの削減を目的とする従来技術の一つは、特開昭５５
−５３７４９号公報に記載されている。これは、ＢＭ内
に、諸ＶＭ上のＯ８が使用するための演算レジスタ群と
、ＶＭＭが使用するための演算レジスタ群を、別個に用
意することにより、前記（１）及び（２）の処理に伴な
う演算レジスタ群の内容の退避／回復処理によるオーバ
ヘッドを、削減しようとするものである。しかし、その
ＶＭ用演算レしスタ群は、７Ｍ間で共用される単一の群
であり、したがって、前記（４）の処理に際しては、演
算レジスタ群の内容の入替えが必要である。

ところで、従来、ＶＭＳは、大聖汎用計算機の分野で考
慮の対象とされてきた。前掲公報に記載された発明も、
大型機を対象としたものと考えられる。他方、ＬＳＩ技
術の最近における目覚しい発展により、マイクロ・コン
ピュータ技術が大幅に進歩し、その結果、マイクロ・コ
ンピュータと周辺装置を組合せた、いわゆるパーソナル
・コンピュータ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ
、以下ＰＣと略記）が広く実用されるに至った。そして
、種々のＰＣのために多数の応用プログラムが開発され
つつある。そこで、他のＰＣ用に開発された魅力的な応
用プログラムを使区たいという要求が生じる。

しかし、これらの応用プログラムは、それぞれ特定のＯ
８の下で動作するように作られており、特にＰＣの場合
、応用プログラムのＯ８への密着性が強いから、これら
を異なるＯ８を備えたＰＣで使用しようとすれば、一般
には、Ｏ８を入替えるか、あるいは、その使いたい応用
プログラムのＯ８依存部分を作り変えなければならず、
いずれにしても、非常に不便である。したがって、この
問題の解決策として、単一の実計算機上で複数のＯ８が
動作するのを可能にするＶＭＳの採用は、ＰＣのＯ８の
規模が大型機用Ｏ８のそれと比較してずつと小さいこと
もあって、甚だ効果的であろう。

しかしながら、現状において、ＰＣには、前記のような
ＶＭＭのオーバヘッドを低減するための手段が備えられ
ていない。これらのオーバヘッドを極力低減するための
改良が、ＶＭＳのＰＣへの適用のために望まれる。なお
、現用の代表的なマイクロコンピュータのアーキテクチ
ャは、例えば、次の文献に記載されている。

ＱＡ　Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　ｆｏｒ　ａ　Ｃ
ｈａｎｇｉｎｇＷｏｒｌｄ　：　ｔｈｅ　Ｍｏｔｏｒｏ
ｌａ　６８００”Ｃｏｍｐｕ　ｔ　ｅ　ｒ　。

Ｖｏｗ、　１２．　ｐｐ、　４３〜５１　（１９７９−
２）′１ＡＰＸ８６　ファミリ・ユーザーズマニュアル
”　インテル・ジャパン：資料番号２０５８８５Ｊ〔発
明の目的〕 本発明の目的は、ＶＭＳにおいて、ＶＭＭの介入に際し
てのオーバヘッド、特に、特権命令や割込みのシミュレ
ーションのみならず、７Ｍ間の切替サービス処理（ディ
スパッチ処理）に際してのオーバヘッドを低減して、Ｐ
Ｃのような小型のマシンにおいてもＶＭＳの適用を容易
にすることにある。

〔発明の概要〕

本発明によれば、ＶＭＳの実計算機であるプロセッサに
、１群ずつ選択される複数群のレジスタ（データ・レジ
スタやアドレス・レジスタなどの演算レジスタ、命令ア
ドレス中レジスタ等）と、これらのレジスタ群を選択す
るレジスタ選択手段と、個々のＶＭを識別する情報（例
えばＶＭ識別番号）を保持する手段とが設けられる。そ
して、レジスタ選択手段は、７Ｍ識別情報に応答して、
１群のレジスタを選択し、当該ＶＭに使用させる。

したがって、各ＶＭにそれぞれ１群のレジスタが専属的
に割当てられることになる。ＶＭＭにも、それを１つの
ＶＭとみなして、１群のレジスタを割当てることができ
る。また、ｖＭＭが任意のＶＭに割当てられたレジスタ
群を指定してそれにアクセスしうるようにすれば、効果
的である。

〔発明の実施例〕

第３図は、本発明の仮想計算機システムが適用されたパ
ーソナル・コンピュータ・システムの全体的構成の一例
を示すブロック図である。

図において、符号１はマイクロ・プロセッサ（ＣＰＵ）
、２はクロック・ジェネレータ（ＣＬＯＣＫ）、３は割
込制御回路、４は第２図で示（ＲＡＭ）、５は几ＡＭ４
の制御部（ＭＣ［Ｊ）、６はディスク制御回路、７は磁
気ディスク・ファイル（ＤＩＳＣ）、８はプリンタ制御
回路、９はプリンタ装置（ＰＲＴ）、１０はディスプレ
イ／キーボード（Ｄ／Ｋ）制御回路、１１はディスプレ
イ装置（ＣＲ，Ｔ　）とキー・ボード（ＫＥＹ）、１２
は通信制御回路、１３は通信回路装置である。

周辺装置については、必要に応じて取捨選択し、あるい
は図示以外のものを採用してもよい。

ＣＰＵＩと各コンポーネントとは、２４ビット幅のアド
レス・バスｔ１，１６ビツト又は３２ビット幅のデータ
・バスｔ２、各部への制御信号線群ｔ４、及び各部から
の応答信号線群ｔ５により接続されている。加えて、Ｃ
ＰＵ１とＭＣＵ３は、アクセス形態等を示す情報のため
のファンクション・ライン・バスｔ３と、ＣＰＵ１の状
態（ステータス）情報のための信号線群ｔ７とにより接
続される。請人出力装置からの割込要求は、信号線群ｔ
８から割込制御回路３を経て割込ライン・バスｔ６によ
り、ＣＰ（Ｊｌに伝えられる。ＣＰＵＩは、所要のメモ
リ・アドレスをアドレス・バスものを読出させ、データ
・バスｔ２を介して受取って、順次実行する。

第１図は、第３図におけるＣＰＵＩの構成のブロック図
であり、本発明の特徴を端的に示すものである。図にお
いて、符号２１は複数群のアドレス・レジスタからなる
アドレス・レジスタ・ファイルであり、２２は複数群の
データ・レジスタからなるデータ・レジスタ・ファイル
である。アドレス・レジスタとデータ・レジスタは、演
算レジスタの例として示されたものであり、これらの代
りに、例えば汎用レジスタ群が設けられてもよい。

符号２３は複数の命令アドレス・レジスタ（工ｎ５ｔｒ
ｕｃｔｉｏｎ　Ａｄｄｒｅｓｓ　Ｒｌｅｇｉｓｔｅｒ、
以下ＩＡＲ。

と略記する。なお、ＩＡＲはグログラム・カウンタとも
呼ばれる）である。後述するように、アドレス・レジス
タ・ファイル２１とデータ・レジスタ・ファイル２２に
ついては、各１群のレジスタが各ＶＭに連係し、また、
ＩＡＲ，群２３については、各ＩＡＲが各ＶＭに連係す
る。これらのレジスタ群２１，２２．２３は、本発明の
特徴をなすものである。符号２４は、前記レジスタ群２
１゜２２．２３中のどの群及びどのＩＡＲが選択される
かを決定するレジスタ選択回路であり、その詳細は、後
で第６図により説明する。

符号２５は、走行中のＶＭを識別する情報（例えばＶＭ
識別番号）を保持するレジスタＶ　Ｍ　Ｉ　Ｄ１２６は
ＣＰ（Ｊｌの動作状態（ステータス）情報を保持するレ
ジスタ５ＴＡＴＵ８　である。５ＴＡＴＵＳ２６の詳細
は後述する。

符号２７は割込発生時の退避レジスタＳＲ，，２８はア
ドレス・レジスタ群２１．データ・レジスタ群２２中の
個々のレジスタの選択制御を行なうレジスタ・ファイル
制御部、２９は命令レジスタＩＲ，３０は命令のデコー
ド処理部、３１は命令制御部、３２は命令の実行のため
のマイクロ・プログラムが格納されているローカル・ス
トレツ演算器、３７はマルチプレクサＭＰＸ、３８はデ
ータ保持レジスタＤＲ，３９はアドレス値保持レジスタ
ＡＤＲ，４０はセレクタ、４１は割込処理回路、４２は
制御信号処理部である。

信号線ｔｌｌは３２ビット幅の内部データ・バスである
。信号線群ｔ３には、ＣＰＵＩの状態、例えば、７Ｍモ
ードであるか否かの区別、スーパバイザ・モードである
かユーザ・プログラム・モードであるかの区別、更に、
ＶＭＩＤ２５の値などが出力される。まだ、５ＴＡＴＵ
Ｓ２６からの信号線群ｔ７の値も、ＣＰＵＩからの出力
信号となる。

では、第１図を用いて、本発明による複数組の演算レジ
スタ２１．２２及び複数個のＩＡＲがＶＭ識別番号ＶＭ
ＩＤ２５及び状態レジスタ５ＴＡＴＵ′８２６に従って
選択されるとともに、命令が順次実行される動作を説明
する。

命令制御部３１は、命令アドレス・レジスタＩＡＲ群２
３の中からレジスタ選択回路２４によって選択されたＩ
ＡＲが示すメモリ・アドレスから、次に実行すべき命令
を読み出すことを試みる。

選択されたＩ　ＡＲ，２３の値は、ＭＰＸ３７を経てＡ
ＤＲ３９に保持され、そこからアドレス・バスｔｌ上に
送出される。次に、制御信号処理部４２は、制御信号線
群ｔ４の中のＲ，／Ｗ信号線ｔ４３をＩｔ　ＩＩＰとし
て、読込動作の旨を指示する。このとき、信号線ｔ４１
，１４２には補助信号が送出される。すなわち、データ
・バスｔ２のビット幅が１６ビツトの場合には、信号線
ｔ４１の信号が′°１＃ならば１６ビツト中の下位８ビ
ツトを意味し、信号線ｔ４２の信号がＱｌ”ならば１６
ビツト中の上位８ピツトを意味する。命令の読出しの場
合には、信号線ｔ４１．ｔ４２の信号は共にａｔ　１ｎ
となる。

次に、信号線ｔ４４の信号をある一定期間の間論理”１
”に保つことにより、アクセス要求を出す。この信号線
群ｔ４と先に述べた信号線群ｔ３及びＡ７が第３図に示
したＭＣＵ３へ送出される。

ＭＣＵ３は、ＶＭＩＤ２５から信号線ｔ１２゜ｔｌｌ、
Ａ１３．Ａ３を経て送出されるＶＭ識別番号と、アドレ
ス・バスｔ１を介して送出されるメモリ・アドレスと、
信号線群ｔ３の一部及び信号線群ｔ７から送出されるＣ
ＰＵ１状態信状態圧もとづいて、当該メモリ・アドレス
に対応するＲＡＭ４内の領域から命令データを取り出し
、それをデータ・バスｔ２に送出する。なお、データ・
バスｔ２は双方向バス構造である。次に、ＭＣＵ３は信
号線ｔ５の信号をａｌ”とする。この信号は、信号線ｔ
４４の要求信号に対する応答信号である。ＣＰＵＩは、
信号線ｔ５の信号が１”になると、データ・バスｔ２上
のデータをＤＲ３８に取込んだ後、ＭＰＸ３７．信号線
ｔ１４゜内部バスｔｌｌを介して、命令レジスタｌＲ２
９に入れる。

ｌＲ２９に保持された命令データは、命令デコード処理
部３０で解読される。第４図は命令ワードのフォーマッ
トの例を示している。第４図において、レジスタ演算を
伴なう命令のときのフォーマットは、ＯＰフィールド４
５で演算の種別（例えば加算）、Ｒ（几ｅｇｉｓｔｅｒ
　）フィールド４６でレジスタ番号ｎ　１０　Ｐ　Ｍ　
（０ｐｅｒａｔ　ｉｏｎ　Ｍｏｄｅ　）フィールド４７
で演算の修飾（例えば、演算対象レジスタがデータ・レ
ジスタ２２かアドレス・レジスタ２１か−の区別など）
を、それぞれ指定する。

なお、第４図において、Ｄ、、はデータ・レジスタを表
わし、Ａｎはアドレス・レジスタを表わし、ＥＡは実効
アドレスを表わす。また、ＡＤ（Ａｄｄｒｅｓｓ　）フ
ィールド４８によってメモリ・アドレスが指定される。

一般に、命令データの長さは、第４図の命令語のＯＰＭ
４７及びＯＰフィールド４５によって決まる。例えば、
ＯＰフィールド４５でレジスタ内容とメモリ内容との加
算を指定している場合などでは、第４図の命令ワードに
続くいくつかのワードが、第５図に示すように、拡張ア
ドレス（Ｅ　Ａ　：　Ｅｘｔｅｎｄｅｄ　Ａｄｄｒｅｓ
ｓ　）として付加される。この場合には、命令制御部３
１と命令デコード処理部３０は、ＭＣＵ３から第５図に
示したデータを続けて読込む。第４図のＡＤフィールド
４８の値と第５図のＥＡＯ値とを結合した結果が、実効
メモリ・アドレスとなる。

命令デコード処理部３０は、ＯＰフィールド４５を調べ
て命令の種別を判別し、命令制御部３１へ必要な情報を
信号線７１５’に介して送出する。命令制御部３１は、
先に述べた実効メモリ・アドレスの計算と、それに必要
な命令データの準備のために、線ｔ１０を介して処理部
３０へ連絡するとともに、演算に必要なマイクロ・プロ
グラムの準備を行なう。また、ＩＡＲ２３の更新も行な
う。アドレス計算はＡＬ（Ｊ３５を用いて行なわれ、最
終的な実効アドレスはＡＤＲ３９に保持される。

次に、命令実行制御部３３によって演算制御がなされる
。例えば、第４図に示した加算演算の場合には、レジス
タ・ファイル制御部２８を介して、アドレス・レジスタ
・ファイル２１又はデータ・レジスタ・ファイル２２の
どちらか一方を選択するとともに該当するレジスタ番号
のデータを取出し、内部バス／＝１１、繍１６を介して
Ｔ−ＢＥＧ３４にセットする。このデータは、そこから
セレクタ４０を経てＡＬＵ３５の一方の入力となる。

なお、レジスタ選択回路２４によシ、後述するようにし
て、両レジスタ・ファイル２１．２２中の特定のレジス
タ群が選択されているものとする。

他方、メモリ・アドレス内のデータは、先に計算されて
ＡＤ几３９に保持されていた実効アドレスを用いて、前
述した命令データの読込み時と同様にしてＤＲ３８に読
込まれた後、Ｍ　Ｐ　Ｘ　３７　、線４１４、　　ｔｌ
ｌ、　　ｔ１７を経て、ＡＬＵ３５の他方の入力となる
。この結果、ＡＬＵ３５による演算が遂行される。演算
結果は、レジスタに入れられるときには、信号線ｔ１８
．ｔｌｌを経て、アドレス・レジスタ・ファイル２１又
はデータ・レジスタ・ファイル２２のどちらか一方にお
いて、指定された番号のレジスタに格納される。演算結
果をメモリに戻すときには、゛演算結果はＭＰＸ３７を
経てＤ几３８に一旦格納され、制御信号処理部４２の制
御の下に、データ・バスｔ２を通ってＲＡＭ４に送られ
て、ＡＤＲ３９が示すアドレスに書込まれる。

割込処理部４１は、信号線群ｔ６を介して報告される割
込要求の割込レベルを、８ＴＡＴＵＳ２６に設定されて
いる割込マスクと比較し、報告された割込レベルが高け
れば、割込条件の発生を認めて、５ＴＡＴＵＳ２６の内
容を５Ｒ２７に退避させた後、信号線ｔ９を介して、命
令実行制御部３３の割込処理動作を起動する。命令実行
制御部３３は、割込処理ルーチンのアドレスを算出し、
次いで、該報する。

次に、アドレス・レジスタ・ファイル２１、データ・レ
ジスタ・ファイル２２及びＩＡＲ群２３の中から所要の
レジスタ群及びＩＡＲを選択する機構を説明する。この
選択は、ＶＭＩＤ２５からのＶＭ識別番号と、ｆ５ＴＡ
ＴＵｓ２６からのモードピットとに従って、レジスタ選
択回路２４によ、り遂行さ、れる。すなわち、レジスタ
選択回路２４は、ＶＭＩＤ２５と８ＴＡＴＵＳ２６から
の情報をもとにしてレジスタ・グループ選択信号ｔ２１
を生成し、複数群のアドレス・レジスタ群２１及びデー
タ・レジスタ群２２中の特定の群と、ＩＡＲ群２群中３
中定の１個を選択する。

第６図は、第１図に示したレジスタ選択回路２４を詳細
に示した回路図である。図中の符号５１．５２は反転回
路でおり、正信号と反転信号を生成する。符号５３，５
４．５５はアンド回路（論理積回路）、５６はオア回路
Ｃ論理和回路）、５７は選択レジスタ（Ｓ−Ｒ，ＥＧ）
、５８は選択回路（Ｓ）、５９はデコーダ（ＤＥＣ）で
ある。

信号線ｔ７１．ｔ７２は第１図の、５１ＴＡＴＵ８２６
から出力されている信号線群ｔ７の一部であり、ｔｌｌ
はＶＭＭ動作モード信号（Ｈビット信号）を表わし、ｔ
７２は仮想計算機モード信号（Ｖビット信号）を表わす
。なお、ＶＭＭ動作モード信号をハイパバイザ・モード
信号、仮想計算機モード信号をＶＭモード信号ともいう
。第７図は第１図に示した５ＴＡＴＵＳ２６の内容の例
を示したものであり、第７図のＨビットの値が線ｔ７１
を介し、Ｖビットの値が線ｔ７２を介して、それぞれ出
力されていることを示している。なお、第７図において
、スーパバイザ・モード・ピットは、７Ｍモードにおい
てＯ８が走行中かユーザ・プログラムが走行中かを示す
。

第１図及び第６図に示したレジスタ選択回路２４は、上
に述べたＨビット及びＶビットの値によって選択信号ｔ
２１を生成する。第８図はその組み合せを示したもので
ある。すなわち、Ｈピット及びＶビットの値が共に１０
”であるならば、これは通常の実計算機の動作モードを
意味し、演算レジスタ群及びＩＡＲとして０番のものが
選択される。Ｖビットのみが′１”の場合には、仮想計
算機の動作モードを意味し、ＶＭＩＤ２５に対応した演
算レジスタ群とＩＡＲ，とが選択される。

ＨビットとＶピットの両方が“１”の場合には、複数の
演算レジスタ群とＩＡＲの中から別途指定されるレジス
タ群とＩＡＲとを選択することを意味し、この選択のた
めの情報は、第６図に示したＳ−Ｒ，ＥＧ５７の値によ
って与えられる。この動作モードは、ＶＭＭが各ＶＭの
状態を調べだいときや、ｖＭＭがＶＭに代って動作を遂
行する場合に使用する。Ｖビットが”０”でＨビットが
ｔ１ｎの状態は、本実施例では使用されない。なお、Ｖ
ＭＭ独自の動作、例えば、仮想計算機システム内のメモ
リ割当処理や入出力処理などを行なう場合には、ＭＭ八
（も１つのＶＭとみなすことができ、その場合のために
ＶＭＭのＶＭ番号ｔ−０番としている。

では、第８図に示した信号の組合せにもとづくレジスタ
選択回路２４の動作を、第６図を用いて詳細に説明する
。第６図を参照するに、信号線群ｔ２２は第１図に示し
た内部データ・バスｔｌｌに接続されており、また、ｔ
２３はＶＭＩＤ２５の出力に接続されている。８−ＲＥ
Ｇ５７とＶＭＩＤ２５はＶＭＭからアクセス可能である
。

まず、５ＴＡＴＵＳ２６のＨピットとＶピットの両方が
”０”の場合の動作について説明する。この場合には、
信号線ｔ７１．ｔ７２の信号が共にＩＩ　Ｏｊｊとなり
、回路５１．５２からの反転出力信号がアンド回路５５
０２人力に１”を与える。

したがって、アンド回路５５の出力信号はパ１”となり
、オア回路５６を経てレジスタ・グループ選択信号ｔ２
１の０番ぽが°゛１″となり、結果として、アドレス・
レジスタ・ファイル２１．データ・レジスタ・ファイル
２２．ＩＡＲ群２３の中から第０番目のレジスタ群とＩ
ＡＲとが選択されることになる。

５ＴＡＴＵＳ２６のＨピットの値が′０”でＶビットの
値が′１”の場合には、信号線ｔ７１の信号が′０”で
信号線ｔ７２の信号が′１″となり、アンド回路５４か
ら信号線１３１を介して出力される信号が′１”となる
。このとき、選択回路５８は、信号線群ｔ２３からのデ
ータをデコーダ（ＤＥＣ）５９へ送出する。信号線ｔ２
３には第１図のＶＭＩＤ２５の内容が、送出されている
。したがって、ＤＥＣ５９の出力信号線群ｔ２１のうち
のどれか１つの信号線の信号が′１”となる。

信号線群ｔ２１１ｆｉＶＭＩＤ２５の内容に対応して用
意され、例えば、ＶＭＩＤ２５が４ピツトで構成上れて
いれば、第０番から第１５番までの信号線が設けられる
。そこで、信号線群ｔ２１のどれか１つの信号線の信号
が°′１″となると、第１図に示した複数群からなるア
ドレス・レジスタ・ファイル２１とデータ・レジスタ・
ファイル２２、及びＩＡＲ群２３の中から、それぞれ、
″′１″１″生じた選択信号線ｔ２１に対応した群のア
ドレス・レジスタとデータ・レジスタ及び１個のＩＡＲ
，が選択される。なお、ＶＭＩＤ２５の値が０、すなわ
ちＶＭＭに割当てられたＶＭ香号の場合には、オア回路
５６を介して信号線ｔ２１の０番がパ０″′となり、Ｖ
ビットとＨビットが共にｔｔ　Ｏｎの場合、すなわち、
実計算機モードと同一になる。

５ＴＡＴＵＳ２６のＨビットとＶビットの両方の値が１
″の場合には、信号線ｔ７１．ｔ７２の信号が共にＩＩ
　１７＋となり、アンド回路５３から信号線ｔ３２を介
して出力される信号がａｔ　１ｎとなる。

このときには、選択回路５８はＳ−Ｒ，ＥＧ５７のデー
タをデコーダＤＥＣ５９へ送出する。しだがツテ、ＶＭ
Ｍは、５−ＲＥＧ５７に参照シたいＶＭの番号を設定す
ることにより、そのＶＭに割当てられている演算レジス
タ群とＩＡＲにアクセスすることができる。

〔発明の効果〕

本発明によれば、アドレス・レジスタ、データ・レジス
タ等の演算レジスタや命令アドレス・レジスタなどのレ
ジスタ類を各ＶＭに割当てて、ＶＭ識別情報を用いてそ
れらに直ちにアクセスできるので、ｖＭの動作モードと
ＶＭＭの動作モードの相互間の切替え時はもちろん、Ｖ
−ＭＭが走行ＶＭの切替処理（ディスバッチ処理）を行
なうに際しても、これらのレジスタの内容の退避／回復
処理が不要となり、その結果、ｖＭＭの介入によるオー
バヘッドを大幅に低減できる。また、ＶＭ１’ｖｌは、
任意のＶＭに割当てられた前記レジスタ類に、必要に応
じて直ちにアクセスできるから、前記のオーバヘッド低
減効果は一層助長される。

【図面の簡単な説明】

第１図は本発明の一実施例の構成要素としてのマイクロ
・プロセッサのブロック図、第２図は仮想計算機システ
ムの概念図、第３図は第１図のプロセラサラ含ムハーソ
ナル・コンピュータ・システムの全体を概略的に示すブ
ロック図、第４図及び第５図は第１図のプロセッサで用
いられる命令データのフォーマント図、第６図は第１図
のプロセッサ中のレジスタ選択回路の回路図、第７図は
第１図のプロセッサ中の状態レジスタの内容を示す模式
図、第８図はモード・ピットとレジスタ選択の関係図で
ある。 ２１・・・複数群のアドレス・レジスタ、２２・・・複
数群のデータ・レジスタ、２３・・・複数の命令アドレ
ス・レジスタ、２４・・・レジスタ選択回路、２５・・
・７Ｍ識別情報レジスタ、２６・・・状態（ステータス
）レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、制御プログラムが提供するベース・マシン・インタ
   フェースを介して複数の仮想計算機が単一の実計算機シ
   ステム上で機能しうる仮想計算機システムにおいて、前
   記実計算機システム中のプロセッサが、１群ずつ選択可
   能な複数群のレジスタと、個々の仮想計算機を識別する
   情報を保持する識別情報保持手段と、前記識別情報保持
   手段の内容に応答して対応する仮想計算機のために１群
   の前記レジスタを選択するレジスタ選択手段とを備えた
   ことを特徴とする仮想計算機システム。 ２、特許請求の範囲１において、そのレジスタ選択手段
   は前記制御プログラムのために１群の前記レジスタを選
   択する手段を含むことを特徴とする仮想計算機システム
   。 ３、特許請求の範囲２において、そのレジスタ選択手段
   は更に前記制御プログラムの動作期間中に前記制御プロ
   グラムが任意に指定する１群の前記レジスタを選択する
   手段を含む仮想計算機システム。 ４、特許請求の範囲１、２、又は３において、そのレジ
   スタの各群は演算レジスタ及び命令アドレス・レジスタ
   の少なくとも一方を含むことを特徴とする仮想計算機シ
   ステム。