JPS6115618B2 - - Google Patents

Description

【発明の詳細な説明】

この発明はデイジタル化された信号を処理する
非巡回型デイジタルフイルタに関し、特に演算規
模を小さくしようとするものである。 非巡回型フイルタは位相特性および雑音特性で
は優れているが、急岐な特性を実現するためには
高い次数が必要となる。従つて演算規模が増大
し、実時間処理システムの適用上大きな障害とな
つている。従来の非巡回型フイルタは第１図に示
すように入力端子１１からのデイジタル入力信号
ｘ（ｎ）はその標本化周期Ｔの遅延時間をそれぞ
れもつＮ個の遅延器D₁〜Ｄ_Nの縦続接続の一端に
供給される。上記入力信号ｘ（ｎ）及び各遅延器
D₁〜Ｄ_Nの各出力はそれぞれ乗算器M₀〜Ｍ_Nでそ
れぞれ乗数h₀〜ｈ_Nが掛算される。これ等乗算器
M₀〜Ｍ_Nの乗算結果は加算器１２で加算されて出
力端子１３に導びかれる。このように構成されて
いるため、１サンプルの出力を得るためにはｎ＋
１回の乗算と、ｎ回の加算とが必要とされる。こ
れ等をそれぞれ高い次数、つまり多くの桁数の信
号で行うには回路規模が著しく大きくなる欠点が
あつた。 この発明の目的は演算数が少なく、従つて回路
規模を大巾に低減できる非巡回型デイジタルフイ
ルタを提供することにある。 いま、乗数ｈ_i（ｉ＝０…Ｎ）がa₁₁a₁₀……
a₃a₂a₁a₀の12桁の２進数で表わされ、これ等各12
桁の乗数を例えばその桁順に４桁づつの部分乗数
に分けると、h₀〜ｈ_Nの数Ｎが多い場合は、その
分けた４桁の数について見ればh₀〜ｈ_N中には同
一のものがあり、これ等についてはその対応する
入力信号又は遅延出力の和に対して乗算を行え
ば、それだけ乗数回数を減少することができる。 この発明はこの原理を利用するものであり、第
２図を参照して実施例について説明しよう。入力
端子１１からの入力信号は従来のものと同様に遅
延器D₁〜Ｄ_Nの縦続接続に供給される。入力端子
１１及び各遅延器D₁〜Ｄ_Nの各出力側は必要に応
じてそれぞれ符号反転器I₀〜Ｉ_Nを通じて第１加
算器１４、第２加算器１５及び第３加算器１６の
各０〜Ｎの入力端子の対応するものに接続され
る。この実施例では各乗数ｈ_iは２進数12桁であ
り、それを桁頭に４桁づつの部分乗数Hi₁Hi₂Hi₃
に分けた場合である。従つて各部分乗数
Hi₁Hi₂Hi₃はそれぞれ10進数で示すと０〜15の加
れかとなる。第１〜第３加算器１４〜１６はそれ
ぞれ上記０〜15と対応して16の出力端子を持ち各
加算器１４〜１６において、その各入力端子０〜
Ｎに入力された信号は、それぞれ乗算されるべき
部分乗数Hi₁，Hi₂，Hi₃に対応して出力端子０〜
15の加れか１つに接続される。０〜Ｎ個の入力端
子中の同一出力端子に接続されるものは、その入
力が加算されて出力される。 これ等加算器１４〜１５の各出力の対応するも
のが加算される。その場合第２加算器１５は第１
加算器１４よりも２進数で４桁上位であり、第５
加算器１６は更に４桁上位であるから、第２加算
器１５の出力端子０〜15の出力はそれぞれ乗算器
１_０〜１₁₅において2⁴倍され、これ等乗算器１_０
〜１₁₅の各出力は第１加算器１４の０〜15の出力
端子の出力の対応するものが加算器２_０〜２₁₅に
てそれぞれ加算される。また第３加算器１６の０
〜15の出力端子の出力はそれぞれ乗算器３_０〜３
₁₅にてそれぞれ2⁸倍され、これ等乗算器３_０〜３
₁₅の各出力は加算器２_０〜２₁₅の各出力とそれぞ
れ加算器４_０〜４₁₅で加算される。 これ等加算器４_０〜４₁₅の出力はそれぞれ乗算
器５_０〜５₁₅により０〜15倍それぞれされる。こ
れ等乗算器５_０〜５₁₅の乗算出力は加算器１７で
加算され、その加算結果は乗算器１８で２^-12さ
れて出力端子１３へ供給される。第１加算器１４
の出力は最下位の４桁であり、これを８ビツト進
める動作が困難であるため乗算器１_１〜１₁₅で４
ビツトそれぞれ遅らせ、乗算器３_０〜３₁₅でそれ
ぞれ８ビツト遅らせ、最後の乗算器１８で12ビツ
トつまり１ワード進ませ、回路としては12ビツト
遅らせている。これ等乗算器１_０〜１₁₅，３_０〜
３₁₅及び１８はシフト回路で構成される。 例えばｈ_i＝1.001100101011の場合、これは次
の３個の部分乗数Ｈ_i1，Ｈ_i2，Ｈ_i3に分解される。
即ちｈ_i＝1.0×（．0011＋．××××0010＋．××
××××××1011）（注、×印は２進符号がないこ
とを示す、さらに小数点以上は符号ビツトであ
る）であるから、Ｈ_i3＝0011＝３、Ｈ_i2＝00100＝
２、Ｈ_i1＝1011＝11となり、第１加算器１４では
ｉ番目の入力信号ｘ（ｎ−ｉ）は11番目の出力端
子に出力され、第２加算器１５ではｉ番目の入力
信号は２番目の出力端子に、第３加算器１６では
ｉ番目の入力信号は３番目の出力端子にそれぞれ
出力される。第１加算器１４の11番目の出力は加
算器２₁₁，４₁₁を通じて乗算器５₁₁へ供給されて
α₁₁＝11倍される。同様に第２加算器１５の２番
目の出力端子の出力は乗算器１_２により2⁴倍さ
れ、加算器２_２，４_２を通じて乗算器５_２へ供給
されてα_２＝２倍され、第３加算器１６の３番目
の出力は乗算器３_３により2⁸倍され、加算器２
_３，４_３を通じて乗算器５_３へ供給されてα_３＝
３倍される。従つてその時の各加算器２_２２_３２
₁₁，４_２４_３４₁₁の他の入力がゼロであるとする
と、ｉ番目の入力ｘ（ｎ−ｉ）の出力における値
は次の如くなる。 （α₁₁＋α_２・2⁴＋α_３・2⁸）・ ｘ（ｎ−ｉ）＝hi・ｘ（ｎ−ｉ） α₁₁＝．×××××××1011 α_２＝．××××××××0010 α_３＝．××××××××0011 であるから、

【式】とな り又ｈ_iは正数であるから符号反転器Ｉ_iは挿入し
ない。これを考慮すると、 hi＝1.001100101011 となり、hi＝ｈ_iであるから結局ｘ（ｎ−ｉ）に
ｈ_iを乗算した場合と同じ結果になる。符号反転
器I₀〜Ｉ_Nはｈ_iのｉが負数の時にそのｘ（ｎ−
ｉ）が通る通路に挿入し、正数の時は省略され
る。以上のようにしてｘ（ｎ）〜ｘ（ｎ−Ｎ）と
h₀〜ｈ_Nとそれぞれの乗算も同様に行われること
になる。 第２図において加算器１４〜１６における加算
回数はＮ＋１個の入力が16個の出力に平均的に割
当てられたと仮定すると、それぞれ16×（Ｎ＋１／１６
− １）回となり、第１〜第３加算器１４〜１６の合
計では３×16×（Ｎ＋１／１６−１）回となる。加算器
２_０ 〜２₁₅，４_０〜４₁₅の加算が計２×16回、加算
器１７における加算が16−１回となる。乗算器５
_０〜５₁₅のα_０〜α₁₅の乗算は加算回数に換算す
ると16×（４−１）回となる。以上第２図の回路
では合計で3N＋３×16＋２回の加算が必要であ
る。 一方、第１図に示した従来の回路においては乗
算器M₀〜Ｍ_Nに大きさ12ビツトの乗算器を用いる
場合は（12−１）Ｎ＝11N回の加算が必要とな
る。今、Ｎ＝100とすると第２図に示したこの発
明の実施例では加算換算で350回であるが、従来
の回路では1100回となり、この発明の実施例の方
が約1/3の演算規模で非巡回型フイルタを実現す
ることができる。 第２図の実施例において乗数（ｈ_i）を何ビツ
ト毎に分割するかは演算規模を最少にするように
決められる。 第２図の回路において、α_０〜α₁₅の乗算、即
ち乗算器５_０〜５₁₅及び加算器１７の部分をさら
に簡単化することができる。例えば第３図に示す
ように第２図の加算器４_０〜４₁₅の出力は端子t₀
〜t₁₅に与えられる。端子t₂〜t₁₅の信号はそれぞれ
遅延器６_２〜６₁₅にてτ秒遅延されて加算器７_１
〜７₁₄へ供給され、加算器７_１〜７₁₄で端子t₁〜
t₁₄の信号とそれぞれ加算される。加算器７_１〜
７₁₄の加算出力は切替スイツチ１９の固定接点s₁
〜s₁₄へ供給され、端子t₀及びt₁₅の信号は接点s₀及
びs₁₅へ供給される。スイツチ１９の出力は２^-12
の乗算器１８を通じて加算器２１へ供給され、τ
秒遅延器２２の出力と加算される。加算器２１の
出力は遅延器２２へ供給されると共にスイツチ１
９が接点s₁に接続されるごとにこれと同期してス
イツチ２３がτ秒間オンになつて加算器２１の出
力が出力端子１３へ供給される。16τ＝Ｔであ
る。 スイツチ１９はτ秒間隔で接点s₁₅からs₁にＴ
秒間で切替わることが繰返される。スイツチ１９
が接点s₁₅に接続された時は端子t₁₅の信号が加算
器２１へv₁₅として入力される。スイツチ１９が
接点s₁₅に接続されると、端子t₁₅及びt₁₄の信号が
加算器２１へv₁₅及びv₁₄としてそれぞれ入力さ
れ、遅延器２２の出力と加算されるためその加算
出力は１×v₁₄＋２×v₁₅となる。以下同様にして
スイツチ１９が接点s₁に接続されると、加算器２
１の出力はv₁＋2v₂＋…14v₁₄＋15v₁₄となり、これ
がスイツチ２３を通じて出力端子１３へ送出され
る。この第３図に示した回路を用いれば、第２図
の６の乗算器５_０〜５₁₅及び加算器１７の部分は
15×（４−１）回の加算が必要であつたのに対し
て、29回の加算で済む。以上説明したように、こ
の発明による非巡回型フイルタにおいて従来のも
のと比べその演算規模を大幅に低減することがで
きる。

【図面の簡単な説明】

第１図は従来の非巡回型フイルタを示す回路
図、第２図はこの発明による非巡回型フイルタの
一例を示す回路図、第３図は第２図の一部の他の
例を示す回路図である。 １１：入力端子、１３：出力端子、１４〜１
６：第１〜第３加算器、１７：加算器、D₁〜Ｄ
_N：遅延器。

Claims (1)

【特許請求の範囲】
1. １ 標本化周期がＴのデイジタル入力信号が供給
   され、遅延時間がそれぞれＴ秒の縦続接続された
   Ｎ個の遅延器と、乗数がその桁順にｍ分割され、
   それ等分割されたｍ個の部分乗数と対応してそれ
   ぞれ上記入力信号及び上記各遅延器の出力が供給
   されるＮ＋１個の入力端子を持ち、部分乗数がと
   ることができる数Ｍ個の出力端子を持ち、各入力
   端子はその信号と乗算されるべき部分乗数に対応
   した出力端子に接続され、複数の入力端子が接続
   された出力端子はその入力端子の信号を加算する
   ようにされたｍ個の加算器と、これ等ｍ個の加算
   器の各対応出力端子の出力を、その桁を考慮して
   それぞれ加算する回路と、それ等加算回路からの
   Ｍ個の出力に対し、それぞれ０〜Ｍを乗算すると
   共にその乗算結果を加算して出力する回路とを具
   備する非巡回型デイジタルフイルタ。