JPS61160946A - 半導体装置の接続構造体 - Google Patents
半導体装置の接続構造体Info
- Publication number
- JPS61160946A JPS61160946A JP60177787A JP17778785A JPS61160946A JP S61160946 A JPS61160946 A JP S61160946A JP 60177787 A JP60177787 A JP 60177787A JP 17778785 A JP17778785 A JP 17778785A JP S61160946 A JPS61160946 A JP S61160946A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- thin film
- apertures
- pattern
- polyimide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/479—Leadframes on or in insulating or insulated package substrates, interposers, or redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07231—Techniques
- H10W72/07236—Soldering or alloying
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は半導体の実装、さらに具体的には半導体フリッ
プ・チップの実装に関する。
プ・チップの実装に関する。
Ｂ、開示の概要
本発明に従う自己整合集積回路の実装は可撓性の絶縁さ
れた導線フレーム及び所定の位置に複数の入／出力はん
だ球を有するフリップ・チップを有する。導線フレーム
には複数の可撓性の金属導線が絶縁性の被膜上に与えら
れている。複数の開孔がチップ上のはんだ球に接続され
るべき導線の端の上の絶縁被膜中にエンチングされてい
る。絶縁被膜中の開孔はチップ上の球と同じパターンを
なし、チップが導線フレーム上に適切に位置付けられ、
はんだ球が制限された領域中に封じ込められて露出した
導線フレームに十分な電気的コンタントを与える事が保
証される。
れた導線フレーム及び所定の位置に複数の入／出力はん
だ球を有するフリップ・チップを有する。導線フレーム
には複数の可撓性の金属導線が絶縁性の被膜上に与えら
れている。複数の開孔がチップ上のはんだ球に接続され
るべき導線の端の上の絶縁被膜中にエンチングされてい
る。絶縁被膜中の開孔はチップ上の球と同じパターンを
なし、チップが導線フレーム上に適切に位置付けられ、
はんだ球が制限された領域中に封じ込められて露出した
導線フレームに十分な電気的コンタントを与える事が保
証される。
Ｃ０従来技術
半導体装置の実装は２つの異なった方法に従って行われ
ている。一つは米国特許第３８７１０１５号に開示され
ている、チップを剛体の基板構造体に接続するものであ
る。もう一つは米国特許第４１５７６１１号に開示され
ている、可撓性の絶縁テープの表面上に形成された一組
の導線を使用して、ワイア導線よってこれにチップのビ
ームを結合した後、全体の装置をプラスチックのカプセ
ル部材中に封じ込めるものである。
ている。一つは米国特許第３８７１０１５号に開示され
ている、チップを剛体の基板構造体に接続するものであ
る。もう一つは米国特許第４１５７６１１号に開示され
ている、可撓性の絶縁テープの表面上に形成された一組
の導線を使用して、ワイア導線よってこれにチップのビ
ームを結合した後、全体の装置をプラスチックのカプセ
ル部材中に封じ込めるものである。
米国特許第３８６８７２４号に代表される様に。
この後者の構造体を改良してワイア導線による結合を避
けようとする試みがなされた。この特許によれば、絶縁
テープ上に取付けられた導線にはテープ中の開孔を貫通
するコンタクト節点が与えられている。これ等の開孔は
予定のパターンをなし、コンタクト節点が開孔中に形成
され、開孔中を延びて導線とコンタクト節点と整列する
集積回路間にオーミック接触及び結合を与えている。最
終的にチップを完全に取囲むために全チップ及びテープ
の選択された部分のまわりがカプセル封止される。
けようとする試みがなされた。この特許によれば、絶縁
テープ上に取付けられた導線にはテープ中の開孔を貫通
するコンタクト節点が与えられている。これ等の開孔は
予定のパターンをなし、コンタクト節点が開孔中に形成
され、開孔中を延びて導線とコンタクト節点と整列する
集積回路間にオーミック接触及び結合を与えている。最
終的にチップを完全に取囲むために全チップ及びテープ
の選択された部分のまわりがカプセル封止される。
この技法は半導体チップのコンタクト節点に対する注意
深い、きわどい整列を必要とし、チップ上のコンタクト
が非対称である時には、結合が不正確になる。
深い、きわどい整列を必要とし、チップ上のコンタクト
が非対称である時には、結合が不正確になる。
Ｄ０発明が解決しようとする問題点
本発明の目的は電気的及び熱的パホーマンスが優れた半
導体装置のワイア結合を与える事にある。
導体装置のワイア結合を与える事にある。
本発明に従えば縦断面積が狭く５高密度に実装可能で１
両面テープ及び組立体に拡張可能なパッケージが与えら
れる。
両面テープ及び組立体に拡張可能なパッケージが与えら
れる。
本発明に従えば簡単な結合技法しか必要とせず、製造の
コストが極めて安くなる。
コストが極めて安くなる。
本発明に従えばチップは常に適切に整列される。
Ｅ０問題点を解決するための手段
本発明に従えば第１の表面に導線が形成された絶縁薄膜
を使用して半導体装置の新規な接続構造体が与えられる
。絶縁薄膜中には予定のパターンの複数の開孔の組が与
えられ、下の導線の先端が露出され、はんだ球の様な複
数の入／出力コンタクトを表面に有する半導体チップが
絶縁薄膜中に与えられた開孔パターンと整列する時に導
線の各々にオーミック接続が与えられ、その後結合され
る０次にチップ及び隣接する絶縁薄膜の部分がカプセル
封止され、チップが完全に包囲され、外部の回路を接続
するためのカプセルの外側に延びる外部導線が残される
。
を使用して半導体装置の新規な接続構造体が与えられる
。絶縁薄膜中には予定のパターンの複数の開孔の組が与
えられ、下の導線の先端が露出され、はんだ球の様な複
数の入／出力コンタクトを表面に有する半導体チップが
絶縁薄膜中に与えられた開孔パターンと整列する時に導
線の各々にオーミック接続が与えられ、その後結合され
る０次にチップ及び隣接する絶縁薄膜の部分がカプセル
封止され、チップが完全に包囲され、外部の回路を接続
するためのカプセルの外側に延びる外部導線が残される
。
Ｆ、実施例
第１図及び第２図には本発明に従って形成された、スプ
ロケットで駆動される半導体装導線フレームの部分的断
面図が示されている。
ロケットで駆動される半導体装導線フレームの部分的断
面図が示されている。
一般に導線フレーム１０は絶縁薄膜１１及びこれに付着
した金属パターン１２の積層より成る。
した金属パターン１２の積層より成る。
金属パターン１２は固体の銅もしくは銅の合金から形成
された、８．８９Ｘ１０−”ｃｓ＋の厚さの可撓性の条
片で、その上に絶縁薄膜１１が形成されている。絶縁薄
膜１１は一般に１．２７Ｘ１０−３乃至４．５７Ｘ１０
−”ｍの厚さのポリイミドの薄膜である。
された、８．８９Ｘ１０−”ｃｓ＋の厚さの可撓性の条
片で、その上に絶縁薄膜１１が形成されている。絶縁薄
膜１１は一般に１．２７Ｘ１０−３乃至４．５７Ｘ１０
−”ｍの厚さのポリイミドの薄膜である。
以下説明される様に本発明に従って処理出来。
適切な耐久性、柔軟性を有し及び使用される半導体処理
方法と両立出来るかぎりポリイミド以外の他の適切な絶
縁材料を使用出来る。
方法と両立出来るかぎりポリイミド以外の他の適切な絶
縁材料を使用出来る。
この導線フレーム１０を形成する好ましい方法は次の通
りである。厚さが０．０１５乃至０．０２５３の適当な
幅を有する平行で平坦な両翼を有し、その中にスプロケ
ット開孔を有する銅の条片が選択され、その中央部分が
ローリング・エツチングもしくは圧延の様な適切な技術
によって３゜３８ＩＯ−”ａｍの厚さに迄薄くされた０
図面に示された如く１条片の上の表面だけが薄くされ、
下の表面は元の平面のままに残されている。
りである。厚さが０．０１５乃至０．０２５３の適当な
幅を有する平行で平坦な両翼を有し、その中にスプロケ
ット開孔を有する銅の条片が選択され、その中央部分が
ローリング・エツチングもしくは圧延の様な適切な技術
によって３゜３８ＩＯ−”ａｍの厚さに迄薄くされた０
図面に示された如く１条片の上の表面だけが薄くされ、
下の表面は元の平面のままに残されている。
条件が薄くされた後、ポリイミドの薄膜が処理されなか
った下の平らな表面上に形成された。このポリイミドの
薄膜は厚さが１．２７ＸＩＯ−３Ｃ！ｍである事が好ま
しく、注型、液体ポリイミド上を流すといった適切な方
法によって現場で形成出来る。
った下の平らな表面上に形成された。このポリイミドの
薄膜は厚さが１．２７ＸＩＯ−３Ｃ！ｍである事が好ま
しく、注型、液体ポリイミド上を流すといった適切な方
法によって現場で形成出来る。
ポリイミドの薄膜が銅の条片上に付着された後。
銅の条片はホトリソグラフィによってエツチングされ、
選択された金属パターン１２が形成される。
選択された金属パターン１２が形成される。
具体的に説明すると、形成された金属パターン１２は耳
条片１４に結合された複数の金属指即ち導線１３より成
る。各指部ち導線１３は厚さが約０．０１５乃至０．０
２５ａｌの比較的厚い部分１３ａ及び厚さが３．３Ｘ１
０−”ｃｓのかなり薄い部分１３ｂから形成されている
。図示された様に、薄い部分１３ｂはポリイミドの薄膜
上に存在し。
条片１４に結合された複数の金属指即ち導線１３より成
る。各指部ち導線１３は厚さが約０．０１５乃至０．０
２５ａｌの比較的厚い部分１３ａ及び厚さが３．３Ｘ１
０−”ｃｓのかなり薄い部分１３ｂから形成されている
。図示された様に、薄い部分１３ｂはポリイミドの薄膜
上に存在し。
上述の銅条片の薄くなった中央部分から形成される。
ポリイミドの薄膜１１はその上に位置付けられるチップ
のすべての端を越えて延びる様な十分な幅と長さを有す
る。この薄膜はチップを電気的に絶縁するだけでなく、
チップをアルファ粒子の如き放射線から護る働きを有す
る。各導線の薄くなった部分１３ｂはチップに対する結
合を容易にし。
のすべての端を越えて延びる様な十分な幅と長さを有す
る。この薄膜はチップを電気的に絶縁するだけでなく、
チップをアルファ粒子の如き放射線から護る働きを有す
る。各導線の薄くなった部分１３ｂはチップに対する結
合を容易にし。
且つ応力を援助する。
各耳条片１４中の複数の等間隔のスプロケット開孔１５
は本発明の導線フレームを形成し、集積回路チップを導
線フレーム１０に結合するのに必要な色々の製造段階を
通して導線フレーム１０を位置合せするのに使用される
。一度絶縁薄膜１１上に所望のパターン１２が形成され
ると、本発明に従い一連の開孔がポリイミドの薄膜１１
にエツチングされる。これ等の開孔をエツチングする適
切な過程は米国特許第４３５３７７８号に開示されてい
る。第２図に示された様にこれ等の開孔は各薄膜導線１
３ｂの先端上にパターンをなして形成される。このパタ
ーンは本発明の接続構造体に結合されるチップのパター
ン上に配列された入／出力コンタクトと一致する様に形
成される。チップの足跡とも呼ばれる入／出カバターン
はチップ自体上にチップ表面接続体を形成するのに使用
された設計規準から直接得られる。
は本発明の導線フレームを形成し、集積回路チップを導
線フレーム１０に結合するのに必要な色々の製造段階を
通して導線フレーム１０を位置合せするのに使用される
。一度絶縁薄膜１１上に所望のパターン１２が形成され
ると、本発明に従い一連の開孔がポリイミドの薄膜１１
にエツチングされる。これ等の開孔をエツチングする適
切な過程は米国特許第４３５３７７８号に開示されてい
る。第２図に示された様にこれ等の開孔は各薄膜導線１
３ｂの先端上にパターンをなして形成される。このパタ
ーンは本発明の接続構造体に結合されるチップのパター
ン上に配列された入／出力コンタクトと一致する様に形
成される。チップの足跡とも呼ばれる入／出カバターン
はチップ自体上にチップ表面接続体を形成するのに使用
された設計規準から直接得られる。
一度これ等の開孔がポリイミド中に適切に形成されると
、チップを導線フレーム１０に結合する事が出来る。も
し望まれるならば、錫の薄い被膜をポリイミド中の開孔
中及び導線Ｌ３ｂの露出先端部上に付着する事が出来、
チップの入／出力接続部に良好な低温度結合が保証され
る。勿論この様な錫層が使用される場合には、あまり厚
くてはならず、ポリイミド中に形成された開孔が依然そ
の上に置かれるチップの入／出力接続部を整列させる事
が出来る程度十分深く残される様に薄くなくてはならな
い事は明らかであろう。
、チップを導線フレーム１０に結合する事が出来る。も
し望まれるならば、錫の薄い被膜をポリイミド中の開孔
中及び導線Ｌ３ｂの露出先端部上に付着する事が出来、
チップの入／出力接続部に良好な低温度結合が保証され
る。勿論この様な錫層が使用される場合には、あまり厚
くてはならず、ポリイミド中に形成された開孔が依然そ
の上に置かれるチップの入／出力接続部を整列させる事
が出来る程度十分深く残される様に薄くなくてはならな
い事は明らかであろう。
好ましい実施例において、予じめ寸法がきまり。
所定のパターンにはんだ球の様な複数の電気的入／出力
コンタクト１７が与えられた半導体チップ１６が導線フ
レーム上に位置付けられ、コンタクト１７がポリイミド
中に形成された開孔中にはめ込まれ、下の導線１３ｂと
接触される。半導体チップ１６に形成されるコンタクト
即ちはんだ球１７はこの分野で良く知られていて、例え
ば米国特許第３３９２４４２号に説明されている。
コンタクト１７が与えられた半導体チップ１６が導線フ
レーム上に位置付けられ、コンタクト１７がポリイミド
中に形成された開孔中にはめ込まれ、下の導線１３ｂと
接触される。半導体チップ１６に形成されるコンタクト
即ちはんだ球１７はこの分野で良く知られていて、例え
ば米国特許第３３９２４４２号に説明されている。
これ等のコンタクト１７は半導体チップ１６の表面上に
形成された適切な電気的節点上に取付けられた鉛−錫の
合金体より成る。
形成された適切な電気的節点上に取付けられた鉛−錫の
合金体より成る。
ポリイミド薄膜中の開孔に対応するパターンもしくは足
跡に配置されたコンタクト１７を有する集積回路チップ
が前もってポリイミド中に形成された開孔上に位置付け
られると、集積回路チップは下の導線１３ｂに自己整合
され１例えばサーモード（ｔｈｅｒｍｏｄｅ）の様な加
熱素子を導線フレームと接触させる。もしくは全ユニッ
トを適切な炉もしくは適切な他の加熱媒体の中に位置付
けるといった適切な結合技法によって導線１３ｂの露出
先端に結合される。一度、チップ上のはんだ球が導線フ
レームに適切に結合されると回路のまわりに好ましくは
導線の厚い部分を境にする様にカプセル封止構造体が形
成される。この様なカプセル封止構造体は一般に知られ
たプラスチックのシュアル・イン実装（ＤＩＰ）であり
もしくはガラスセラミックで形成される。最後に封止さ
れた回路チップ及び延出した指１３が耳１４から切断さ
れてテストされる。
跡に配置されたコンタクト１７を有する集積回路チップ
が前もってポリイミド中に形成された開孔上に位置付け
られると、集積回路チップは下の導線１３ｂに自己整合
され１例えばサーモード（ｔｈｅｒｍｏｄｅ）の様な加
熱素子を導線フレームと接触させる。もしくは全ユニッ
トを適切な炉もしくは適切な他の加熱媒体の中に位置付
けるといった適切な結合技法によって導線１３ｂの露出
先端に結合される。一度、チップ上のはんだ球が導線フ
レームに適切に結合されると回路のまわりに好ましくは
導線の厚い部分を境にする様にカプセル封止構造体が形
成される。この様なカプセル封止構造体は一般に知られ
たプラスチックのシュアル・イン実装（ＤＩＰ）であり
もしくはガラスセラミックで形成される。最後に封止さ
れた回路チップ及び延出した指１３が耳１４から切断さ
れてテストされる。
Ｇ８発明の効果
本発明に従えば、
（ａ）電気的及び熱的パホーマンスが優れた半導体装置
の結合が与えられ、（ｂ）縦断面積が狭く、高密度に実
装可能で１両面テープ及び組立体に拡張可能なパッケー
ジが与えられ、（Ｃ）簡単な結合技法で十分であるから
製造コストが極めて安くなリ、（ｄ）チップが常に適切
に整列される。
の結合が与えられ、（ｂ）縦断面積が狭く、高密度に実
装可能で１両面テープ及び組立体に拡張可能なパッケー
ジが与えられ、（Ｃ）簡単な結合技法で十分であるから
製造コストが極めて安くなリ、（ｄ）チップが常に適切
に整列される。
第１図は第２図の線２−２に沿って見た本発明の絶縁実
装条片及びこれに結合された半導体装置の部分的断面図
である。第２図は本発明に従って形成された導線フレー
ムの部分的等角投影図である。 １０・・・・導線フレーム、１１・・・・絶縁薄膜、１
２・・・・金属パターン、１３・・・・指（導線）、１
３ａ・・・・導線の厚い部分、１３ｂ・・・・導線の薄
い部分、１４・・・・耳条片、１５・・・・スプロケッ
ト開孔、１６・・・・半導体チップ、１７・・・・コン
タクト。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
装条片及びこれに結合された半導体装置の部分的断面図
である。第２図は本発明に従って形成された導線フレー
ムの部分的等角投影図である。 １０・・・・導線フレーム、１１・・・・絶縁薄膜、１
２・・・・金属パターン、１３・・・・指（導線）、１
３ａ・・・・導線の厚い部分、１３ｂ・・・・導線の薄
い部分、１４・・・・耳条片、１５・・・・スプロケッ
ト開孔、１６・・・・半導体チップ、１７・・・・コン
タクト。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
Claims (1)
- 【特許請求の範囲】 （ａ）絶縁材料の薄膜の第１の表面上に形成された電気
的導線と、 （ｂ）上記絶縁材料の薄膜中に予定のパターンをなして
形成され、上記導線の一部を露出する複数の開孔と、 （ｃ）上記絶縁材料の薄膜中の上記開孔のパターンと同
じパターンをなし、上記導線に結合された複数の入力及
び出力コンタクトを有する半導体チップとより成り、 （ｄ）上記各コンタクトが対応する開孔と整列して上記
半導体チップの表面から上記薄膜を通つて下の導線迄延
び、上記半導体チップの残りの部分が上記絶縁材料の薄
膜によつて上記導線とは絶縁されている事を特徴とする
半導体装置の接続構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US68769684A | 1984-12-31 | 1984-12-31 | |
| US687696 | 1984-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160946A true JPS61160946A (ja) | 1986-07-21 |
| JPH0239097B2 JPH0239097B2 (ja) | 1990-09-04 |
Family
ID=24761445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177787A Granted JPS61160946A (ja) | 1984-12-31 | 1985-08-14 | 半導体装置の接続構造体 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0186818B1 (ja) |
| JP (1) | JPS61160946A (ja) |
| DE (1) | DE3582038D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2210200B (en) * | 1987-12-10 | 1990-06-06 | Westinghouse Brake & Signal | Semiconductor contact arrangement |
| US5209390A (en) * | 1989-07-03 | 1993-05-11 | General Electric Company | Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid |
| US5166773A (en) * | 1989-07-03 | 1992-11-24 | General Electric Company | Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid |
| US5311405A (en) * | 1993-08-02 | 1994-05-10 | Motorola, Inc. | Method and apparatus for aligning and attaching a surface mount component |
| JPH0837190A (ja) * | 1994-07-22 | 1996-02-06 | Nec Corp | 半導体装置 |
| US5742100A (en) * | 1995-03-27 | 1998-04-21 | Motorola, Inc. | Structure having flip-chip connected substrates |
| JP3578581B2 (ja) * | 1997-02-28 | 2004-10-20 | 富士通株式会社 | ベアチップの実装構造および実装方法およびそれに用いるインターポーザ |
| US6040630A (en) | 1998-04-13 | 2000-03-21 | Harris Corporation | Integrated circuit package for flip chip with alignment preform feature and method of forming same |
| DE10240461A1 (de) * | 2002-08-29 | 2004-03-11 | Infineon Technologies Ag | Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung |
| KR101701380B1 (ko) | 2010-08-17 | 2017-02-01 | 해성디에스 주식회사 | 소자 내장형 연성회로기판 및 이의 제조방법 |
| CN103681557B (zh) * | 2012-09-11 | 2017-12-22 | 恩智浦美国有限公司 | 半导体器件及其组装方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50136357U (ja) * | 1974-04-25 | 1975-11-10 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4045863A (en) * | 1971-06-03 | 1977-09-06 | Siemens Aktiengesellschaft | Method of producing metallic carrier system for a multi-electrode semiconductor strip |
| US3931922A (en) * | 1972-01-29 | 1976-01-13 | Ferranti, Limited | Apparatus for mounting semiconductor devices |
| US3868724A (en) * | 1973-11-21 | 1975-02-25 | Fairchild Camera Instr Co | Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier |
-
1985
- 1985-08-14 JP JP60177787A patent/JPS61160946A/ja active Granted
- 1985-12-10 EP EP85115710A patent/EP0186818B1/en not_active Expired
- 1985-12-10 DE DE8585115710T patent/DE3582038D1/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50136357U (ja) * | 1974-04-25 | 1975-11-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239097B2 (ja) | 1990-09-04 |
| EP0186818A2 (en) | 1986-07-09 |
| EP0186818A3 (en) | 1987-03-18 |
| DE3582038D1 (de) | 1991-04-11 |
| EP0186818B1 (en) | 1991-03-06 |
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