JPS6116097A - メモリ回路 - Google Patents
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- JPS6116097A JPS6116097A JP60079454A JP7945485A JPS6116097A JP S6116097 A JPS6116097 A JP S6116097A JP 60079454 A JP60079454 A JP 60079454A JP 7945485 A JP7945485 A JP 7945485A JP S6116097 A JPS6116097 A JP S6116097A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は一般に集積回路に係る。更に詳細に説明すれば
、本発明は同じチップ上にロジック回路およびメモリア
レイを作るすぐれたゲートアレイチップに係る。
、本発明は同じチップ上にロジック回路およびメモリア
レイを作るすぐれたゲートアレイチップに係る。
Ｂ、開示の概要
本発明はゲートアレイのメモリ回路を開示する。
メモリ回路はＤＣ検査可能で、″ロジック回路とメモリ
アレイの混合″を含む集積回路で使用する場合に特に有
用である。
アレイの混合″を含む集積回路で使用する場合に特に有
用である。
本発明はＴＴＬ論理回路を含む集積回路で使用するのに
特に適応するメモリアレイも開示する。
特に適応するメモリアレイも開示する。
Ｃ０従来の技術
ＶＬＳＩでは、同じチップ上にロジック回路とメモリア
レイを組込むことが望ましいが、これを広い適用範囲で
効率的に行なうには、柔軟性のある構成が必要である。
レイを組込むことが望ましいが、これを広い適用範囲で
効率的に行なうには、柔軟性のある構成が必要である。
本明細書で使用する集積回路（ＩＣ）の読取／書込メモ
リおよび（または）メモリセルに関連する従来技術に関
する特許、特許出願および刊行物を下記に示す： 米国特許第３４２７５９８号、同第３５３１７７８号、
同第３５４３２９６号、同第３６１７７７２号、同第３
６１８０５２号、同第３６３４８３３号、同第３７４０
７３０号、同第４００７４５１号、同第４０３５７８４
号、同第４−０５７７８９号； Ｈ，Ｄ、ヴアラダラヤン、″トランジスタ回路の負荷イ
ンピーダンス” （ＩＢＭ ＴＤＢ （技術開示公報
）第１２巻第９号、１９７０年１月、１５１６頁） Ｍ、Ｓ、アクセルランド他、パプログラマブルロジック
チツプ″ （ＩＢＭ ＴＤＢ第１４巻第４号、１９７
１年９月、１０５６−７頁）Ｈ，Ｊ、ケリー、″高速書
込み探索カムセル″（ＩＢＭ ＴＤＢ第１７巻第３号
、１９７４年８月、８８２頁）、 Ｈ，Ｄ、ヴアラダラヤン、” Ｓ Ｔ Ｌコンパチブル
出力を有するグラウンド−アップアレイデコーダ（ＩＢ
Ｍ ＴＤＢ第２０巻第４号、１９７７年９月、１４５
１−２頁）、 Ｊ、Ｎ、ポマランツ他、゛アレイおよびロジック機能を
有するシングルチップの実現”（ＩＢＭＴＤＢ第２０巻
第１０号、１９７８年３月、３９２１−２頁）、 Ｙ、Ｍ、チン他、″ダブルワード読出しを有するメモリ
” （ＩＢＭ ＴＤＢ第２１巻第７号、１９７８年１
２月、２８３１−２頁）、 Ａ、Ｈ，ダンスキー他、” Ｓ Ｔ Ｌマスタスライス
ＲＡＭ” （ＩＢＭ ＴＤ’Ｂ第２１巻第７号（１９
７８年１２月、２８３３−８頁）、 Ｒ，Ｔ、ファーレイ他、“スタティックＳＣＲメモリセ
ルの集積” （ＩＢＭ ＴＤＢ第２２巻第１号、１９
７９年６月、１３５−６頁）、Ｈ，Ｄ、ヴアラダラヤン
、″低電力バイポーラＲＡＭアレイ” （ＩＢＭ
ＴＤＢ第２２巻第８Ｂ号、１９８０年１月、３７１１−
３頁）、Ｈ，Ｈ，バーガー他、“Ｉ２／ＭＴＬ記憶セル
設計” （Ｉ Ｂ Ｍ Ｔ Ｄ Ｂ第２２巻第１０
号、１９８０年３月、４．６０４−５頁）、 Ｇ、ポートン他、“ＰＮＰ負荷を有するエミッタ結合セ
ルの設計” （ＩＢＭ ＴＤＢ第２３巻第４号、１
９８０年９月、１４７３−４頁）、Ｅ、Ｆ、キュリキャ
ン他、“ＤＣ検査に役立つ効率的なメモリセル” （Ｉ
ＢＭ ＴＤＢ第２３巻第６号、１９８０年１１月、２
３０９−１０頁）。
リおよび（または）メモリセルに関連する従来技術に関
する特許、特許出願および刊行物を下記に示す： 米国特許第３４２７５９８号、同第３５３１７７８号、
同第３５４３２９６号、同第３６１７７７２号、同第３
６１８０５２号、同第３６３４８３３号、同第３７４０
７３０号、同第４００７４５１号、同第４０３５７８４
号、同第４−０５７７８９号； Ｈ，Ｄ、ヴアラダラヤン、″トランジスタ回路の負荷イ
ンピーダンス” （ＩＢＭ ＴＤＢ （技術開示公報
）第１２巻第９号、１９７０年１月、１５１６頁） Ｍ、Ｓ、アクセルランド他、パプログラマブルロジック
チツプ″ （ＩＢＭ ＴＤＢ第１４巻第４号、１９７
１年９月、１０５６−７頁）Ｈ，Ｊ、ケリー、″高速書
込み探索カムセル″（ＩＢＭ ＴＤＢ第１７巻第３号
、１９７４年８月、８８２頁）、 Ｈ，Ｄ、ヴアラダラヤン、” Ｓ Ｔ Ｌコンパチブル
出力を有するグラウンド−アップアレイデコーダ（ＩＢ
Ｍ ＴＤＢ第２０巻第４号、１９７７年９月、１４５
１−２頁）、 Ｊ、Ｎ、ポマランツ他、゛アレイおよびロジック機能を
有するシングルチップの実現”（ＩＢＭＴＤＢ第２０巻
第１０号、１９７８年３月、３９２１−２頁）、 Ｙ、Ｍ、チン他、″ダブルワード読出しを有するメモリ
” （ＩＢＭ ＴＤＢ第２１巻第７号、１９７８年１
２月、２８３１−２頁）、 Ａ、Ｈ，ダンスキー他、” Ｓ Ｔ Ｌマスタスライス
ＲＡＭ” （ＩＢＭ ＴＤ’Ｂ第２１巻第７号（１９
７８年１２月、２８３３−８頁）、 Ｒ，Ｔ、ファーレイ他、“スタティックＳＣＲメモリセ
ルの集積” （ＩＢＭ ＴＤＢ第２２巻第１号、１９
７９年６月、１３５−６頁）、Ｈ，Ｄ、ヴアラダラヤン
、″低電力バイポーラＲＡＭアレイ” （ＩＢＭ
ＴＤＢ第２２巻第８Ｂ号、１９８０年１月、３７１１−
３頁）、Ｈ，Ｈ，バーガー他、“Ｉ２／ＭＴＬ記憶セル
設計” （Ｉ Ｂ Ｍ Ｔ Ｄ Ｂ第２２巻第１０
号、１９８０年３月、４．６０４−５頁）、 Ｇ、ポートン他、“ＰＮＰ負荷を有するエミッタ結合セ
ルの設計” （ＩＢＭ ＴＤＢ第２３巻第４号、１
９８０年９月、１４７３−４頁）、Ｅ、Ｆ、キュリキャ
ン他、“ＤＣ検査に役立つ効率的なメモリセル” （Ｉ
ＢＭ ＴＤＢ第２３巻第６号、１９８０年１１月、２
３０９−１０頁）。
Ｄ、Ｄハワード他、″ポリシリコンー金属クロスカップ
リングによるバ４イボ−ラメモリセル１′（ＩＢＭ
ＴＤＢ第２３巻第７Ａ号、１９８０年１２月、２７２７
−９頁）、 Ｓ、Ｄ、マラビャ、″高速ＲＡＭの冗長構成″（ＩＢＭ
ＴＤＢ第２３巻第７Ｂ号、１９８０年１２月、３２
４８−５０頁）、 Ａ、シミツト、”ＭＴＬ／Ｉ２Ｌ記憶セル” （ＩＢＭ
ＴＤＢ第２３巻第８号、１９８１年１月、３７４５
頁）、 Ｒ，キュレット化、パすぐれたＰＮＰ特性を有するハー
バ−ＰＮＰセル設計”（ＩＢＭ ＴＤＢ第２６巻第２
号、１９８３年７月、６５８−９頁）、Ｍ、Ｊ、ハーグ
ローブ他″最小の負抵抗作用を有するメモリセル”
（ＩＢＭ ＴＤＢ第２６巻第６号、１９８３年１１月
、２６９２−３頁）、Ｍ、Ｄ、ハルヴエイ他、“ＳＣＲ
クロスカップルメモリセル” （ＩＢＭ ＴＤＢ第２
６巻第７Ａ号、１９８３年１２月、３１１９−２１頁）
、Ｂ、Ｗ、マーチンＪｒ、他、″低漏洩相補形トランジ
スタスイッチセル” （Ｉ Ｂ Ｍ １’ Ｄ Ｂ
第２６巻第７Ａ号、１９８３年１２月、３２２９−３０
頁）、 Ａ、Ｅ、バリツシ他、゛′高性能アレイセル集積″（Ｉ
ＢＭ ＴＤＢ第２６巻第７Ａ号、１９８３年１２月、
３２４０−１頁）、 Ｍ、Ｎ、ジエン、′マルチボートＲＡＭセル構造”
（ＩＢＭ ＴＤＢ第２６巻第７Ｂ号、１９８３年１２
月、３５８８−９頁）； 米国特許出願第３３６００４号（１９８１年１２月３０
日出願）。
リングによるバ４イボ−ラメモリセル１′（ＩＢＭ
ＴＤＢ第２３巻第７Ａ号、１９８０年１２月、２７２７
−９頁）、 Ｓ、Ｄ、マラビャ、″高速ＲＡＭの冗長構成″（ＩＢＭ
ＴＤＢ第２３巻第７Ｂ号、１９８０年１２月、３２
４８−５０頁）、 Ａ、シミツト、”ＭＴＬ／Ｉ２Ｌ記憶セル” （ＩＢＭ
ＴＤＢ第２３巻第８号、１９８１年１月、３７４５
頁）、 Ｒ，キュレット化、パすぐれたＰＮＰ特性を有するハー
バ−ＰＮＰセル設計”（ＩＢＭ ＴＤＢ第２６巻第２
号、１９８３年７月、６５８−９頁）、Ｍ、Ｊ、ハーグ
ローブ他″最小の負抵抗作用を有するメモリセル”
（ＩＢＭ ＴＤＢ第２６巻第６号、１９８３年１１月
、２６９２−３頁）、Ｍ、Ｄ、ハルヴエイ他、“ＳＣＲ
クロスカップルメモリセル” （ＩＢＭ ＴＤＢ第２
６巻第７Ａ号、１９８３年１２月、３１１９−２１頁）
、Ｂ、Ｗ、マーチンＪｒ、他、″低漏洩相補形トランジ
スタスイッチセル” （Ｉ Ｂ Ｍ １’ Ｄ Ｂ
第２６巻第７Ａ号、１９８３年１２月、３２２９−３０
頁）、 Ａ、Ｅ、バリツシ他、゛′高性能アレイセル集積″（Ｉ
ＢＭ ＴＤＢ第２６巻第７Ａ号、１９８３年１２月、
３２４０−１頁）、 Ｍ、Ｎ、ジエン、′マルチボートＲＡＭセル構造”
（ＩＢＭ ＴＤＢ第２６巻第７Ｂ号、１９８３年１２
月、３５８８−９頁）； 米国特許出願第３３６００４号（１９８１年１２月３０
日出願）。
Ｄ０発明が解決しようとする問題点
同じチップ上でロジック回路とメモリアレイを混成する
場合、いくつかの方法が利用できる。第１の方法は、ロ
ジックシリコンの一部分をアレイシリコンに置換えるこ
とであるが、標準的なＡＣ検査を必要とする。第２の方
法は、標準的なアレイ回路を形成するロジック装置を実
現することであるが、該アレイの埋込みを避け（Ｉｌｏ
で使用可能にする）、ＡＣ検査をする必要がある（従っ
て費用が増す）。このように、従来においてはロジック
回路とメモリアレイとを混合した場合に製造後のテスト
が困難であり、コスト高である。本発明は、ロジック回
路と混成するメモリアレイ用に設計された基本的なメモ
リ回路とその使用について開示する。
場合、いくつかの方法が利用できる。第１の方法は、ロ
ジックシリコンの一部分をアレイシリコンに置換えるこ
とであるが、標準的なＡＣ検査を必要とする。第２の方
法は、標準的なアレイ回路を形成するロジック装置を実
現することであるが、該アレイの埋込みを避け（Ｉｌｏ
で使用可能にする）、ＡＣ検査をする必要がある（従っ
て費用が増す）。このように、従来においてはロジック
回路とメモリアレイとを混合した場合に製造後のテスト
が困難であり、コスト高である。本発明は、ロジック回
路と混成するメモリアレイ用に設計された基本的なメモ
リ回路とその使用について開示する。
Ｅ０問題点を解決するための手段
本発明のメモリ回路設計は通常のＲＡＭ設計と反対の設
計思想を用いて進められ、信号の振れは、最小化とは反
対に拡大し、通常の内部回路のレベルに見せかける。本
発明によるメモリ回路は第１図に示されている。メモリ
回路は、少なくとも１つのワード読取り線を有するワー
ド読取り回路と、少なくとも１つのワード書込み線を有
するワード書込み回路と、少なくとも１つのデータイン
ビット線を有するデータイン回路と、少なくとも１つの
データアラ１−ビット線を有するデータアウト回路と、
少なくとも１つのメモリセル回路とを含み、更に前記メ
モリセル回路が、エミッタ、ベースおよびコレクタをそ
れぞれ含む第１、第２、第３、第４及び第５のトランジ
スタＴ、ＬＡ、ＴＩＢ、ＴＩＣ，Ｔ２、Ｔ３と、前記第
１のトランジスタＴＩＡのベースとワード書込み線の間
に接続された第１の抵抗器Ｒ１と、第１のトランジスタ
Ｔ ］ Ａのコレクタ、第２のトランジスタ１゛ＩＢの
コレクタ、第３のトランジスタＴＩＣのコレクタおよび
第４のトランジスタのベースに共通な接続部と第１の電
位Ｖのソースとの間に接続された第２の抵抗器Ｒ２と、
第２のトランジスタＴＩＢのベースと、第３のトランジ
スタＴＣのベース、第４のトランジスタＴ２のコレクタ
および第５の１〜ランジスタＴ３のエミッタに共通な接
続部と第１の電位のソースＶとの間に接続された第３の
抵抗器Ｒ３と、第５のトランジスタＴ３のベースとワー
ド読取り線の間に接続された第４の抵抗器Ｒ４とを含み
、第１と第２のトランジスタＴＩＡ、ＴＩＢのエミッタ
はデータインビット線に共通に接続され、第３のトラン
ジスタＴＩＣのエミッタはワード書込み線に接続され、
第５のトランジスタＴ３のコレクタはデータアウトビッ
ト線に接続され、第４のトランジスタＴ２のエミッタは
第２の電位のソースに接続されている。
計思想を用いて進められ、信号の振れは、最小化とは反
対に拡大し、通常の内部回路のレベルに見せかける。本
発明によるメモリ回路は第１図に示されている。メモリ
回路は、少なくとも１つのワード読取り線を有するワー
ド読取り回路と、少なくとも１つのワード書込み線を有
するワード書込み回路と、少なくとも１つのデータイン
ビット線を有するデータイン回路と、少なくとも１つの
データアラ１−ビット線を有するデータアウト回路と、
少なくとも１つのメモリセル回路とを含み、更に前記メ
モリセル回路が、エミッタ、ベースおよびコレクタをそ
れぞれ含む第１、第２、第３、第４及び第５のトランジ
スタＴ、ＬＡ、ＴＩＢ、ＴＩＣ，Ｔ２、Ｔ３と、前記第
１のトランジスタＴＩＡのベースとワード書込み線の間
に接続された第１の抵抗器Ｒ１と、第１のトランジスタ
Ｔ ］ Ａのコレクタ、第２のトランジスタ１゛ＩＢの
コレクタ、第３のトランジスタＴＩＣのコレクタおよび
第４のトランジスタのベースに共通な接続部と第１の電
位Ｖのソースとの間に接続された第２の抵抗器Ｒ２と、
第２のトランジスタＴＩＢのベースと、第３のトランジ
スタＴＣのベース、第４のトランジスタＴ２のコレクタ
および第５の１〜ランジスタＴ３のエミッタに共通な接
続部と第１の電位のソースＶとの間に接続された第３の
抵抗器Ｒ３と、第５のトランジスタＴ３のベースとワー
ド読取り線の間に接続された第４の抵抗器Ｒ４とを含み
、第１と第２のトランジスタＴＩＡ、ＴＩＢのエミッタ
はデータインビット線に共通に接続され、第３のトラン
ジスタＴＩＣのエミッタはワード書込み線に接続され、
第５のトランジスタＴ３のコレクタはデータアウトビッ
ト線に接続され、第４のトランジスタＴ２のエミッタは
第２の電位のソースに接続されている。
１７、作用
本発明のメモリ回路を示す第１図では、書込みモードに
おいて、ワード書込み線は高いレベルになり、Ｔｉｃを
オフにする。ＴＩＡ、Ｔ２、Ｒ１、Ｒ２およびＲ３の組
合せにより、新しいデータがデータインビット線からラ
ッチまたはメモリセルにセットされる。保留状態ではワ
ード書込み線は低いレベルになり、ＴＩＡをオフにする
。ＴｌＣとＴ２は内部回路を形成し、データはランチ内
に保持される。ＤＣ検査可能性は、これらの動作領域が
通常のロジック回路に等しいという事実から明らかであ
る。従って、該動作領域は雑音排除と同じ性質を有する
。更に重要なことは、″書込み′から″保留′″への遷
移である。ワード書込み線が低いレベルになると、ＴＩ
Ａは、Ｔ １． Ｃがオンになるよりも早くオフになる
ことがある。（カードテスタの立上り時間が遅い場合特
にそうである）。
おいて、ワード書込み線は高いレベルになり、Ｔｉｃを
オフにする。ＴＩＡ、Ｔ２、Ｒ１、Ｒ２およびＲ３の組
合せにより、新しいデータがデータインビット線からラ
ッチまたはメモリセルにセットされる。保留状態ではワ
ード書込み線は低いレベルになり、ＴＩＡをオフにする
。ＴｌＣとＴ２は内部回路を形成し、データはランチ内
に保持される。ＤＣ検査可能性は、これらの動作領域が
通常のロジック回路に等しいという事実から明らかであ
る。従って、該動作領域は雑音排除と同じ性質を有する
。更に重要なことは、″書込み′から″保留′″への遷
移である。ワード書込み線が低いレベルになると、ＴＩ
Ａは、Ｔ １． Ｃがオンになるよりも早くオフになる
ことがある。（カードテスタの立上り時間が遅い場合特
にそうである）。
これは、負のデータが書込まれている場合に問題になる
であろう。この問題は、ＴＩＣがオンになるまでＴＩＢ
がＴ１のコレクタを低いレベルに保持することにより解
決される。それ故、もちろん、該データは、ワード書込
み線が低いレベルになるまでデータインビット線におい
て有効のままでなければならない。
であろう。この問題は、ＴＩＣがオンになるまでＴＩＢ
がＴ１のコレクタを低いレベルに保持することにより解
決される。それ故、もちろん、該データは、ワード書込
み線が低いレベルになるまでデータインビット線におい
て有効のままでなければならない。
従って、本発明の目的は、ロジック回路およびメモリア
レイを、機能的使用および最初の検査のために効率的か
つ有効に統合するＩＣチップを提供することである。
レイを、機能的使用および最初の検査のために効率的か
つ有効に統合するＩＣチップを提供することである。
更に、本発明の目的は、内包する、ロジック回路および
メモリアレイを容易にＤＣ検査することができるＩＣチ
ップを提供するこ−とである。
メモリアレイを容易にＤＣ検査することができるＩＣチ
ップを提供するこ−とである。
更に、本発明の目的は、１０００ｐ （ｐは正の整数）
の同じセル（セルの各々はトランジスタ、抵抗器、ダイ
オード等のような構成要件を含む）を含むＩＣチップを
提供する事である。多重入力ＴＴＬロジック回路、すな
わちメモリアレイおよびロジック回路などを含むチップ
で使用する１つのバイナリビットメモリセルを提供する
のに、１つのセルのメタリゼーションしか必要としない
。
の同じセル（セルの各々はトランジスタ、抵抗器、ダイ
オード等のような構成要件を含む）を含むＩＣチップを
提供する事である。多重入力ＴＴＬロジック回路、すな
わちメモリアレイおよびロジック回路などを含むチップ
で使用する１つのバイナリビットメモリセルを提供する
のに、１つのセルのメタリゼーションしか必要としない
。
Ｇ、実施例（第１図〜第１０図）
Ｖ Ｔ、 Ｓ Ｉでは、同じチップ上にロジック回路お
よびメモリアレイを組込むことが望ましいが、これを広
い範囲にわたる応用および構成で効率的に行なうには、
ゲートアレイ環境が必要である。本発明により開示され
たメモリ回路は同じチップ上でのロジック回路とメモリ
アレイの混成を容易にする。検査の対象は、スタック故
障検査可能なメモリセルの設計に示きれている。
よびメモリアレイを組込むことが望ましいが、これを広
い範囲にわたる応用および構成で効率的に行なうには、
ゲートアレイ環境が必要である。本発明により開示され
たメモリ回路は同じチップ上でのロジック回路とメモリ
アレイの混成を容易にする。検査の対象は、スタック故
障検査可能なメモリセルの設計に示きれている。
同じチップ上にロジック回路とメモリアレイを混成する
のにいくつかの方法が用いられてきた。
のにいくつかの方法が用いられてきた。
第１の方法は、ゲートアレイの一部分をカスタム設計の
ＲＡＭで置換えるハイブリッド法である。
ＲＡＭで置換えるハイブリッド法である。
このような設計では、従来から、プロセスを最大限に利
用する傾向がある。更に、回路設計では、信号の振れを
小さくしてＲＡＭのアクセス時間を増し、そのロジック
対応部よりも低い雑音限界による設計になる傾向がある
。最終的には、ロジックよりも高い感度で変動を処理す
るＲＡＭが実現される。この感度そのものが、やや特別
な状況の下で故障する欠陥製品にする原因である。この
ような故障状態の１つは外乱（ｄｉｓｔｕｒｂ）と呼ば
れる。
用する傾向がある。更に、回路設計では、信号の振れを
小さくしてＲＡＭのアクセス時間を増し、そのロジック
対応部よりも低い雑音限界による設計になる傾向がある
。最終的には、ロジックよりも高い感度で変動を処理す
るＲＡＭが実現される。この感度そのものが、やや特別
な状況の下で故障する欠陥製品にする原因である。この
ような故障状態の１つは外乱（ｄｉｓｔｕｒｂ）と呼ば
れる。
外乱は偶発的なメモリ状態の変化である。この故障は、
種々の異なった状況 −例えば、ＲＡＭパターンの変動
またはメモリに加えられるタイミングの変更 −の下で
生じるに違いない。このような検査は必然的に膨大なも
のになり、製品のサイクルタイムまたはそれに近い時間
で前記アレイに適用される。
種々の異なった状況 −例えば、ＲＡＭパターンの変動
またはメモリに加えられるタイミングの変更 −の下で
生じるに違いない。このような検査は必然的に膨大なも
のになり、製品のサイクルタイムまたはそれに近い時間
で前記アレイに適用される。
第２の方法は、標準的なアレイ設計を形成するロジック
装置を実現するもので、第１の方法に似た範躊に入る。
装置を実現するもので、第１の方法に似た範躊に入る。
なぜなら、基本設計は類似の雑音限界とプロセス感度を
有するからである。
有するからである。
第１図は、ゲートアレイの実現により定義された標準的
なロジックアレイとして使用できる本発明による基本的
なメモリセルを示す、このセルは、標準的なＴＴＬゲー
トから入力を供給され、そのファンアウトは約１〜８の
標準的な設計のものに等しい。このセルは、固有の安定
性、ハザード（故障、後述）からの解放、およびロジッ
クに匹敵する雑音限界について他のセルの設計と異なる
。
なロジックアレイとして使用できる本発明による基本的
なメモリセルを示す、このセルは、標準的なＴＴＬゲー
トから入力を供給され、そのファンアウトは約１〜８の
標準的な設計のものに等しい。このセルは、固有の安定
性、ハザード（故障、後述）からの解放、およびロジッ
クに匹敵する雑音限界について他のセルの設計と異なる
。
最終的には、このセルで構成される基本的なＲＡＭおよ
び関連するセンスアンプは、密度を過度に犠牲にせずに
、前のＲＡＭ設計で生じた外乱をＲＡＭから除去し、製
造業者がこのＲＡＭを以前よりもずっと簡単な方法で検
査できるようにする。
び関連するセンスアンプは、密度を過度に犠牲にせずに
、前のＲＡＭ設計で生じた外乱をＲＡＭから除去し、製
造業者がこのＲＡＭを以前よりもずっと簡単な方法で検
査できるようにする。
第１図に示す本発明のメモリ回路では、ワーＩく読取り
回路のワード読取り線と、ワード書込み回路のワード書
込み線と、データイン回路とデータインビット線と、デ
ータアウト回路のデータアウトビット線とに囲まれたメ
モリセル回路内に、エミッタ、ベースおよびコレクタを
それぞれ有する第１、第２、第３、第４、および第５の
１ヘランジスタＴＩＡ、ＴＩＢ、Ｔｉｃ、Ｔ２、Ｔ３を
含む。
回路のワード読取り線と、ワード書込み回路のワード書
込み線と、データイン回路とデータインビット線と、デ
ータアウト回路のデータアウトビット線とに囲まれたメ
モリセル回路内に、エミッタ、ベースおよびコレクタを
それぞれ有する第１、第２、第３、第４、および第５の
１ヘランジスタＴＩＡ、ＴＩＢ、Ｔｉｃ、Ｔ２、Ｔ３を
含む。
このメモリセル回路内において、第１の抵抗器Ｒ１が第
１トランジスタＴＩＡのベースとワード書込み線との間
に接続されており、第２の抵抗器Ｒ２が第１トランジス
タＴＩＡのコレクタ、第２Ｆ・ランジスタＴＩＢのコレ
クタ、第３１−ランジスタ］′ＩＣのコレクタおよび第
４トランジスタＴ２のベースに共通な接続部と第１の電
位■のソースとの間に接続され、第３の抵抗器Ｒ３が第
２トランジスタＴＩＢのベース、第３トランジスタＴＩ
Ｃのベース、第４トランジスタＴ２のコレクタおよび第
５１〜ランジスタＴ３のエミッタに共通な接続部と第１
の電位Ｖのソースとの間に接続されており、第４の抵抗
器Ｒ４が第５トランジスタＴ３のベースとワード読取り
線との間に接続されている。
１トランジスタＴＩＡのベースとワード書込み線との間
に接続されており、第２の抵抗器Ｒ２が第１トランジス
タＴＩＡのコレクタ、第２Ｆ・ランジスタＴＩＢのコレ
クタ、第３１−ランジスタ］′ＩＣのコレクタおよび第
４トランジスタＴ２のベースに共通な接続部と第１の電
位■のソースとの間に接続され、第３の抵抗器Ｒ３が第
２トランジスタＴＩＢのベース、第３トランジスタＴＩ
Ｃのベース、第４トランジスタＴ２のコレクタおよび第
５１〜ランジスタＴ３のエミッタに共通な接続部と第１
の電位Ｖのソースとの間に接続されており、第４の抵抗
器Ｒ４が第５トランジスタＴ３のベースとワード読取り
線との間に接続されている。
第１と第２トランジスタＴＩＡ−ＴＩＢのエミッタはデ
ータインビット線に共通に接続されている。
ータインビット線に共通に接続されている。
第３トランジスタＴＩＣのエミッタはワード書込み線に
接続されている。第４トランジスタＴ２のエミッタは第
２の電位のソースに接続されている。
接続されている。第４トランジスタＴ２のエミッタは第
２の電位のソースに接続されている。
第５トランジスタＴ３のコレクタはデータアラ１−ピツ
１へ線に接続されている。第１のショットキダイオード
Ｄ１が第１トランジスタＴＩＡのコレクターベース接合
間に接続されており、第２はショットキダイオードＤ２
が第２、第３トランジスタＴＩＢ、ＴｉＧの共通なコレ
クターベース接合間に接続されており、第３のショット
キダイオードＤ３が第４トランジスタＴ２のコレクター
ベース接合間に接続されており、第４のショットダイオ
ードＤ４が第５トランジスタＴ３のコレクターベース接
合間に接続されている。第１、第２、第３トランジスタ
ＴＩＡ、Ｂ、Ｃは集積化回路チップ内において、単一の
集積化されたトランジスタ構造により形成される。第１
、第２、第３トランジスタＴＩＡ、Ｂ、Ｃのそれぞれの
コレクタは共通のコレクタ領域により形成されている。
１へ線に接続されている。第１のショットキダイオード
Ｄ１が第１トランジスタＴＩＡのコレクターベース接合
間に接続されており、第２はショットキダイオードＤ２
が第２、第３トランジスタＴＩＢ、ＴｉＧの共通なコレ
クターベース接合間に接続されており、第３のショット
キダイオードＤ３が第４トランジスタＴ２のコレクター
ベース接合間に接続されており、第４のショットダイオ
ードＤ４が第５トランジスタＴ３のコレクターベース接
合間に接続されている。第１、第２、第３トランジスタ
ＴＩＡ、Ｂ、Ｃは集積化回路チップ内において、単一の
集積化されたトランジスタ構造により形成される。第１
、第２、第３トランジスタＴＩＡ、Ｂ、Ｃのそれぞれの
コレクタは共通のコレクタ領域により形成されている。
第１トランジスタＴＩＡのベースは第１ベース領域によ
り形成され、第２、第３トランジスタＴＩＢ、Ｃのそれ
ぞれのベースは共通の第２ベース領域により形成されて
いる。第１、第２、第３トランジスタＴ１Ａ、Ｂ、Ｃの
エミッタはそれぞれのエミッタ領域より形成されている
。
り形成され、第２、第３トランジスタＴＩＢ、Ｃのそれ
ぞれのベースは共通の第２ベース領域により形成されて
いる。第１、第２、第３トランジスタＴ１Ａ、Ｂ、Ｃの
エミッタはそれぞれのエミッタ領域より形成されている
。
第１図において、書込み動作の間、ワード書込み線は高
いレベルでＴＩＣをオフにする。このワード書込み線の
状態では、Ｔ］Ａは、データインビット線の状態に応じ
てオンまたはオフのいずれかである。若し、ＴＩＡがオ
ンなら、］”］のコレクタは低いレベルになり、さもな
げれは、Ｒ２はＴ１のコレクタを高いレベルにする。１
゛２装置はＴＩＣおよびＴＩＢのベースにバイアス些か
けるのに使用される。データインビット線が低いレベル
にあるものと仮定すると、この状態では、Ｔ２はオフで
あるので、ＴＩＣとＴＩＢのベースは高いレベルである
。ワード書込み線が低いレベルになると、ＴＩＡがオフ
になってからＴＩＣがオンになってＴ２のベースを低い
レベルに保持する。
いレベルでＴＩＣをオフにする。このワード書込み線の
状態では、Ｔ］Ａは、データインビット線の状態に応じ
てオンまたはオフのいずれかである。若し、ＴＩＡがオ
ンなら、］”］のコレクタは低いレベルになり、さもな
げれは、Ｒ２はＴ１のコレクタを高いレベルにする。１
゛２装置はＴＩＣおよびＴＩＢのベースにバイアス些か
けるのに使用される。データインビット線が低いレベル
にあるものと仮定すると、この状態では、Ｔ２はオフで
あるので、ＴＩＣとＴＩＢのベースは高いレベルである
。ワード書込み線が低いレベルになると、ＴＩＡがオフ
になってからＴＩＣがオンになってＴ２のベースを低い
レベルに保持する。
このレース状態はハザードと呼ばれる。ハザードでは、
ＴＩＡがオフになってからｒｌｃがオンになる間、Ｔ２
のベースの電位が高くなりメモリセルの状態が不安定に
なる。この回路ではＴＩＢにより、ワード書込み線の遷
移の間、Ｔ２のベースを低いレベルに保持し、このハザ
ードから設計を解放する、すなわち、ハザードのないラ
ッチ設計にする。このような設計は、工業的な検査ロジ
ックとしてＲＡＭを検査する場合には重要である。
ＴＩＡがオフになってからｒｌｃがオンになる間、Ｔ２
のベースの電位が高くなりメモリセルの状態が不安定に
なる。この回路ではＴＩＢにより、ワード書込み線の遷
移の間、Ｔ２のベースを低いレベルに保持し、このハザ
ードから設計を解放する、すなわち、ハザードのないラ
ッチ設計にする。このような設計は、工業的な検査ロジ
ックとしてＲＡＭを検査する場合には重要である。
大抵の場合、特にバイポーラ製品では、ロジックはその
スイッチング速度に較べて低速で検査される。このよう
な状況では、テスタしこより生しる遷移は全く遅いこと
があるので、ハザー１−のない設ｎ１が極めて望ましい
。最後に、ワード読取り線の高いレベルにより、メモリ
セルの状態はＴ２のコレクタからデータアウトビット線
に供給される。
スイッチング速度に較べて低速で検査される。このよう
な状況では、テスタしこより生しる遷移は全く遅いこと
があるので、ハザー１−のない設ｎ１が極めて望ましい
。最後に、ワード読取り線の高いレベルにより、メモリ
セルの状態はＴ２のコレクタからデータアウトビット線
に供給される。
この設計のセンスアンプを第３図に示す。第４図は、Ｒ
ＡＭを構成するためＲＡＭセルとセンスアンプなどがど
のように接続されるかを示す。第４図で、基本セルのＴ
３、およびセンスアンプ内のＴ４の構成は、第２図のＴ
ＴＬゲートのトランジスタ構成に類似している。ワード
読取り線、データインビット線、およびワード書込み線
は、第２図に示す例のように、通常のＴ Ｔ Ｌロジッ
クゲートから信号を供給される。
ＡＭを構成するためＲＡＭセルとセンスアンプなどがど
のように接続されるかを示す。第４図で、基本セルのＴ
３、およびセンスアンプ内のＴ４の構成は、第２図のＴ
ＴＬゲートのトランジスタ構成に類似している。ワード
読取り線、データインビット線、およびワード書込み線
は、第２図に示す例のように、通常のＴ Ｔ Ｌロジッ
クゲートから信号を供給される。
メモリセルの図面に示すように、読取り動作と書込み動
作は論理的に互いに分離されている。読取りと書込みの
関係を決めるのは、メモリセルを供給する論理的構成で
ある。第４図にする設計例では、読取りストローブと書
込みス１〜ローブがどちらもアクティブの場合、ＲＡＭ
内の選択されたワードを同時に書込みまたは読取ること
ができる。
作は論理的に互いに分離されている。読取りと書込みの
関係を決めるのは、メモリセルを供給する論理的構成で
ある。第４図にする設計例では、読取りストローブと書
込みス１〜ローブがどちらもアクティブの場合、ＲＡＭ
内の選択されたワードを同時に書込みまたは読取ること
ができる。
同じセルを用いる第５図のＲＡＭ構成は、ＲＡＭに対す
る異なったアドレスのオプションを有し、読取りおよび
書込みに対し異なったワードを選択する。
る異なったアドレスのオプションを有し、読取りおよび
書込みに対し異なったワードを選択する。
第４図は、ロジック機能を実行するロジック回路と２値
データを記憶するモノリシックなメモリとを含んでいて
そのロジック回路とメモリとが相互に結合されている猿
積化回路チップ内のメモリを示すものである。第１図に
示したのと同じメモリセルがｎ行ｍ列のアレイを構成し
ている。ここでｎとｍは正の整数である。各セルは１つ
の２値データビツトを記憶する能力があり、このメモリ
セルのｎ行のそれぞれの行はｍ個の２値ビツトから成る
２値ワード（またはバイト）を記憶する能力がある。デ
ータインビット線およびデータアウトビット線からぞれ
ぞれ成るｍ対のビット線が、ｍ列のメモリセルの各列を
ビット線対の頁中で接続するように配設されている。ワ
ード読取り線およびワード書込み線からそれぞれ成るｎ
対のワード線がｎ行のメモリセルの各行をワード線対の
真中で接続するように配設されている。データイン回路
（ドライブ・アンプ６０）がビット線対のデータインビ
ット線に接続されている。データアウト回路（センスア
ンプ５０）がビット線対のデータアウトビット線に接続
されている。第１人力、第２人力及び出力をそれぞれ有
する第１のＮＡＮＤ回路と第２のＮＡＮＤ回路からそれ
ぞれ成るｎ対のＮ Ａ、 Ｎ Ｄ回路が設けられている
。第１のＮＡＮＤ回路の出力はワード線対のワード読取
り線に接続されており、第２のＮＡＮＤ回路の出力はワ
ード線対のワード書込み線に接続されている。１入力と
ｎ出力線を有するアドレスデコーダ回路４０が設けられ
ており、このアドレスデコーダ回路４０の１人力はｎＸ
ｍのメモリアレイ内に貯えられている又は貯えられるべ
き２値ｎワード（又はバイト）のいずれか１つのアドレ
スを受は取る。
データを記憶するモノリシックなメモリとを含んでいて
そのロジック回路とメモリとが相互に結合されている猿
積化回路チップ内のメモリを示すものである。第１図に
示したのと同じメモリセルがｎ行ｍ列のアレイを構成し
ている。ここでｎとｍは正の整数である。各セルは１つ
の２値データビツトを記憶する能力があり、このメモリ
セルのｎ行のそれぞれの行はｍ個の２値ビツトから成る
２値ワード（またはバイト）を記憶する能力がある。デ
ータインビット線およびデータアウトビット線からぞれ
ぞれ成るｍ対のビット線が、ｍ列のメモリセルの各列を
ビット線対の頁中で接続するように配設されている。ワ
ード読取り線およびワード書込み線からそれぞれ成るｎ
対のワード線がｎ行のメモリセルの各行をワード線対の
真中で接続するように配設されている。データイン回路
（ドライブ・アンプ６０）がビット線対のデータインビ
ット線に接続されている。データアウト回路（センスア
ンプ５０）がビット線対のデータアウトビット線に接続
されている。第１人力、第２人力及び出力をそれぞれ有
する第１のＮＡＮＤ回路と第２のＮＡＮＤ回路からそれ
ぞれ成るｎ対のＮ Ａ、 Ｎ Ｄ回路が設けられている
。第１のＮＡＮＤ回路の出力はワード線対のワード読取
り線に接続されており、第２のＮＡＮＤ回路の出力はワ
ード線対のワード書込み線に接続されている。１入力と
ｎ出力線を有するアドレスデコーダ回路４０が設けられ
ており、このアドレスデコーダ回路４０の１人力はｎＸ
ｍのメモリアレイ内に貯えられている又は貯えられるべ
き２値ｎワード（又はバイト）のいずれか１つのアドレ
スを受は取る。
このアドレスデコーダ回路４０の出力線のそれぞれはＮ
Ａ Ｎ Ｄ回路対の第１ＮＡＮＤ回路の第２人力と第
２ＮＡＮＤ回路の第１人力に共通接続されている。読取
リストローブ信号源が、Ｎ Ａ Ｎ Ｉ）回路対の第１
ＮＡＮＤ回路の第１人力に共通に接続されている。書込
みストローブ信号源か、ＮＡＮＤ回路対の第２ＮＡＮＤ
回路の第２人力に共通に接続されている。
Ａ Ｎ Ｄ回路対の第１ＮＡＮＤ回路の第２人力と第
２ＮＡＮＤ回路の第１人力に共通接続されている。読取
リストローブ信号源が、Ｎ Ａ Ｎ Ｉ）回路対の第１
ＮＡＮＤ回路の第１人力に共通に接続されている。書込
みストローブ信号源か、ＮＡＮＤ回路対の第２ＮＡＮＤ
回路の第２人力に共通に接続されている。
ｍ個のデータアウトビット線はそれぞれ第１の電位（１
，７Ｖ）のソースに接続されている。センスアンプ５０
は、コレクタ、ベースおよびエミッタをそれぞれ有する
ｍ個のトランジスタを有する。ｍ個のトランジスタの各
々のベースは対応するｍ個のデータアウトビット線の１
つに接続されている。これらトランジスタのコレクタは
第１の電位（１，７Ｖ）のソースに接続されており、エ
ミッタは基準電位（アース）に接続されている。
，７Ｖ）のソースに接続されている。センスアンプ５０
は、コレクタ、ベースおよびエミッタをそれぞれ有する
ｍ個のトランジスタを有する。ｍ個のトランジスタの各
々のベースは対応するｍ個のデータアウトビット線の１
つに接続されている。これらトランジスタのコレクタは
第１の電位（１，７Ｖ）のソースに接続されており、エ
ミッタは基準電位（アース）に接続されている。
ｍ個の一データアウト出力ターミナルがそれぞれｍ個の
トランジスタのコレクタに接続されている。
トランジスタのコレクタに接続されている。
第４図のＲＡＭは、デコーダ４ｏ、メモリセルのマトリ
ックス、センスアンプ５０およびドライブアンプ６０か
ら成る。デコーダ４０はアドレス値により行すなわちワ
ードのセルを選択する。選択されたワードのセルでは、
読取りおよび書込みストローブの入力に適切な極性を与
えることにより、読取り、または書込み、もしくは同時
読取り・書込みが行なわれる。基本セルのワード書込み
線はデコーダ４０の出力と書込みストローブ入力により
制御される。ドライブアンプ６０の情報が受諾される、
すなわちワード（のセル）に書込まれるためには、ワー
ドがアドレス指定され、書込みストローブがアクティブ
でなければならない。基本セルのワード読取り線はデコ
ーダ４０と読取りストローブにより制御される。同様に
、有効なワードデータをセンスアンプ５０の出力に生じ
るためには、ワードがアドレス指定され、読取リストロ
ーブがアクティブでなければならない。
ックス、センスアンプ５０およびドライブアンプ６０か
ら成る。デコーダ４０はアドレス値により行すなわちワ
ードのセルを選択する。選択されたワードのセルでは、
読取りおよび書込みストローブの入力に適切な極性を与
えることにより、読取り、または書込み、もしくは同時
読取り・書込みが行なわれる。基本セルのワード書込み
線はデコーダ４０の出力と書込みストローブ入力により
制御される。ドライブアンプ６０の情報が受諾される、
すなわちワード（のセル）に書込まれるためには、ワー
ドがアドレス指定され、書込みストローブがアクティブ
でなければならない。基本セルのワード読取り線はデコ
ーダ４０と読取りストローブにより制御される。同様に
、有効なワードデータをセンスアンプ５０の出力に生じ
るためには、ワードがアドレス指定され、読取リストロ
ーブがアクティブでなければならない。
第５図は、更に一般的な場合の２ポートのＲＡＭを示す
。図示のように２つのデコーダが接続され、１つは読取
りに他の１つは書込みに使用される。このＲＡＭは、第
５図で読取りア１（レスにより選択されたワードが読取
られ、書込みアドレスにより選択されたワードが書込ま
れる以外は、第４図の回路に類似の動作をする。第５図
の読取りアドレスと書込みアドレスが常に等しい場合は
、第５図と第４図の回路は論理的に同等である。
。図示のように２つのデコーダが接続され、１つは読取
りに他の１つは書込みに使用される。このＲＡＭは、第
５図で読取りア１（レスにより選択されたワードが読取
られ、書込みアドレスにより選択されたワードが書込ま
れる以外は、第４図の回路に類似の動作をする。第５図
の読取りアドレスと書込みアドレスが常に等しい場合は
、第５図と第４図の回路は論理的に同等である。
第６図は、第４又は５図に示された本発明のメモリ回路
から成るＲ Ａ、 Ｍを含み一つのチップ上に集積され
る代表的なチップ機能を示す。この発明のメモリ回路は
、このようにロジック回路（ＡＬＵ及び制御ロジック）
とメモリアレイ（ＲＡＭ）とを一つのチップ上に集積化
して含みこれらロジック回路とメモリアレイとが相互に
結合された■ＬＳＩゲートアレイチップに適用して好適
である。
から成るＲ Ａ、 Ｍを含み一つのチップ上に集積され
る代表的なチップ機能を示す。この発明のメモリ回路は
、このようにロジック回路（ＡＬＵ及び制御ロジック）
とメモリアレイ（ＲＡＭ）とを一つのチップ上に集積化
して含みこれらロジック回路とメモリアレイとが相互に
結合された■ＬＳＩゲートアレイチップに適用して好適
である。
第７図は本発明のメモリ回路から成るＲ Ａ Ｍを含み
第６図の機能を一つのチップ上に持つゲートアレイチッ
プを示す。このゲートアレイチップは、それぞれトラン
ジスタ、抵抗器、ダイオードを含むｒＸ、ｐ個の同一の
セルを有している。第８図は第７図のゲートアレイチッ
プ上に集積されたｒＸＰ個の同一のセルの１つを示す平
面図であり、トランジスタＴ１．２．３大び抵抗器Ｒ１
，２，３，４が示されている。第９図は第８図に示され
るゲートアレイチップ上の一つのセルを第２図に示すＴ
ＴＬ ＮＡＮＤ回路として構成する際のチップ上の配
線（メタリゼーション）を示す平面図であり、第１０図
はゲートアレイチップの同じセルを本発明の第１図に示
すメモリ回路により構成されたメモリセルとして形成す
る場合のチップ上の配線（メタリゼーション）を示す平
面図である。第８．９．１０図から理解されるように第
６図または第７図に示されるゲートアレイチップを製造
するのにチップ上のセルの配線を一回のメタリゼーショ
ンにより変えるだけでＴＴＬ ＮＡＮＤ回路及びメモ
リセルの両方を形成することができる。
第６図の機能を一つのチップ上に持つゲートアレイチッ
プを示す。このゲートアレイチップは、それぞれトラン
ジスタ、抵抗器、ダイオードを含むｒＸ、ｐ個の同一の
セルを有している。第８図は第７図のゲートアレイチッ
プ上に集積されたｒＸＰ個の同一のセルの１つを示す平
面図であり、トランジスタＴ１．２．３大び抵抗器Ｒ１
，２，３，４が示されている。第９図は第８図に示され
るゲートアレイチップ上の一つのセルを第２図に示すＴ
ＴＬ ＮＡＮＤ回路として構成する際のチップ上の配
線（メタリゼーション）を示す平面図であり、第１０図
はゲートアレイチップの同じセルを本発明の第１図に示
すメモリ回路により構成されたメモリセルとして形成す
る場合のチップ上の配線（メタリゼーション）を示す平
面図である。第８．９．１０図から理解されるように第
６図または第７図に示されるゲートアレイチップを製造
するのにチップ上のセルの配線を一回のメタリゼーショ
ンにより変えるだけでＴＴＬ ＮＡＮＤ回路及びメモ
リセルの両方を形成することができる。
Ｈ６発明の効果
本発明によるメモリセルの回路はＤＣ検査が可能である
ので標準的なロジックマクロとして扱うことができる。
ので標準的なロジックマクロとして扱うことができる。
ユーザは必要な大きさおよび構成のゲートアレイを設計
することができる。また、同しチップ上にロジック回路
とメモリアレイの２つの機能を実現することができる。
することができる。また、同しチップ上にロジック回路
とメモリアレイの２つの機能を実現することができる。
第１図は本発明に従ってワード構成された記憶装置、す
なわちメモリアレイのメモリセルの回路図、 第２図は本発明に従ってアレイおよび（または）ロジッ
クチップ上に作られた一般的によく知られているＴＴＬ
ロジックの回路図、 第３図は本発明に従ってメモリアレイとともに使用され
ることがあるセンスアンプの回路図、第４図と第５図は
本発明によるメモリアレイの回路の実施例を示す図、 第６図は、ＩＣ回路に含まれることがある技術的に周知
の代表的な機能を概念的に示す図、第７図はｐＸｒ個の
セルを含む本発明によるゲートアレイチップを概念的に
示す図、 第８図は本発明に従って形成されたゲートアレイチップ
のｐＸｒ個のチップの１つの詳細な平面図。 第９図は、本−発明により、第２図のＴＴＬＮＡＮＤ回
路として実現（冶金）されたゲートアレイ回路のｐＸｒ
個のセルの１つの平面図、第１０図は、本発明により、
第１図のメモリセルとして実現されたゲートアレイチッ
プのｐＸｒ個のセルの１つの平面図である。 ４０・・・・デコーダ、５０・・・・センスアンプ、６
０・・・・ドライブアンプ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
なわちメモリアレイのメモリセルの回路図、 第２図は本発明に従ってアレイおよび（または）ロジッ
クチップ上に作られた一般的によく知られているＴＴＬ
ロジックの回路図、 第３図は本発明に従ってメモリアレイとともに使用され
ることがあるセンスアンプの回路図、第４図と第５図は
本発明によるメモリアレイの回路の実施例を示す図、 第６図は、ＩＣ回路に含まれることがある技術的に周知
の代表的な機能を概念的に示す図、第７図はｐＸｒ個の
セルを含む本発明によるゲートアレイチップを概念的に
示す図、 第８図は本発明に従って形成されたゲートアレイチップ
のｐＸｒ個のチップの１つの詳細な平面図。 第９図は、本−発明により、第２図のＴＴＬＮＡＮＤ回
路として実現（冶金）されたゲートアレイ回路のｐＸｒ
個のセルの１つの平面図、第１０図は、本発明により、
第１図のメモリセルとして実現されたゲートアレイチッ
プのｐＸｒ個のセルの１つの平面図である。 ４０・・・・デコーダ、５０・・・・センスアンプ、６
０・・・・ドライブアンプ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
Claims (1)
- 少なくとも１つのワード読取り線を有するワード読取り
回路と、少なくとも１つのワード書込み線を有するワー
ド書込み回路と、少なくとも１つのデータインビット線
を有するデータイン回路と、少なくとも１つのデータア
ウトビツト線を有するデータアウト回路と少なくとも１
つのメモリセル回路とを含み、更に前記メモリセル回路
が、エミッタ、ベースおよびコレクタをそれぞれ含む第
１、第２、第３、第４および第５のトランジスタと、前
記第１のトランジスタの前記ベースと前記ワド書込み線
の間に接続された第１の抵抗器と、前記第１のトランジ
スタの前記コレクタ、前記第２のトランジスタの前記コ
レクタ、前記第３のトランジスタの前記コレクタおよび
前記第４のトランジスタの前記ベースに共通な接続部と
第１の電位のソースとの間に接続された第２の抵抗器と
、前記第２のトランジスタの前記ベース、前記第３のト
ランジスタの前記ベース、前記第４のトランジスタの前
記コレクタ及び前記第５のトランジスタの前記エミッタ
に共通な接続部と前記第１の電位のソースとの間に接続
された第３の抵抗器と、前記第５のトランジスタの前記
ベースと前記ワード読取り線の間に接続された第４の抵
抗器とを含み、前記第１と第２のトランジスタの前記エ
ミッタは前記データインビット線に共通に接続され、前
記第３のトランジスタの前記エミッタは前記ワード書込
み線に接続され、前記第５のトランジスタの前記コレク
タは前記データアウトビット線に接続され、前記第４の
トランジスタの前記エミッタは第２の電位のソースに接
続されることを特徴とするメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US625426 | 1984-06-28 | ||
| US06/625,426 US4613958A (en) | 1984-06-28 | 1984-06-28 | Gate array chip |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116097A true JPS6116097A (ja) | 1986-01-24 |
Family
ID=24506023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60079454A Pending JPS6116097A (ja) | 1984-06-28 | 1985-04-16 | メモリ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4613958A (ja) |
| EP (1) | EP0169351A3 (ja) |
| JP (1) | JPS6116097A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| IBM TECHNICAL DISCLOSURE BULLETIN=1984US * |
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Also Published As
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