JPS6116362A - ベクトルプロセツサ制御処理方式 - Google Patents
ベクトルプロセツサ制御処理方式Info
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- JPS6116362A JPS6116362A JP12123584A JP12123584A JPS6116362A JP S6116362 A JPS6116362 A JP S6116362A JP 12123584 A JP12123584 A JP 12123584A JP 12123584 A JP12123584 A JP 12123584A JP S6116362 A JPS6116362 A JP S6116362A
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- vector
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はへクトルプロセソサ制御処理方式、特に入力さ
れたデータのベクトル長を分割して１つのベクトル演算
を複数のベクトル演算に置き換えることによって、レジ
スタの競合による実行時間の遅れおよびパイプラインの
空きを少なくすること等により、実質上実行速度の向上
を図るベクトルプロセッサ制御処理方式に関するもので
ある。。
れたデータのベクトル長を分割して１つのベクトル演算
を複数のベクトル演算に置き換えることによって、レジ
スタの競合による実行時間の遅れおよびパイプラインの
空きを少なくすること等により、実質上実行速度の向上
を図るベクトルプロセッサ制御処理方式に関するもので
ある。。
〔従来の技術と発明が解決しようとする問題点〕浮動小
数点演算等の高速化を図るために、加算／減算、乗算／
除算を行うのに夫々の演算パイプライン機構を通して行
うベクトルプロセッサがある。該へクトルプロセノサは
、例えば浮動小数点演算等を実行する過程を幾つかのス
テージに分け、当該ステージの数よりも充分長いオペラ
ンドを順次つながる形でいわゆるパイプライン処理を行
うことにより、事実上ｌクロックに１つの演算処理を行
う態様に構成して高速に演算処理を行うものである。
数点演算等の高速化を図るために、加算／減算、乗算／
除算を行うのに夫々の演算パイプライン機構を通して行
うベクトルプロセッサがある。該へクトルプロセノサは
、例えば浮動小数点演算等を実行する過程を幾つかのス
テージに分け、当該ステージの数よりも充分長いオペラ
ンドを順次つながる形でいわゆるパイプライン処理を行
うことにより、事実上ｌクロックに１つの演算処理を行
う態様に構成して高速に演算処理を行うものである。
しかし、入力された一連の長いベクトル演算処理を一括
して一度に全部を実行する場合、当該−連の長いデータ
をレジスタにストアした後、パイプライン処理の実行を
開始する必要がある。そして、一連の演算処理が終了す
るまで当該レジスタを次の処理のために使用できない。
して一度に全部を実行する場合、当該−連の長いデータ
をレジスタにストアした後、パイプライン処理の実行を
開始する必要がある。そして、一連の演算処理が終了す
るまで当該レジスタを次の処理のために使用できない。
このため、当該一連の長いベクトル演算と関係のある他
のベクトル演算を行なおうとしても、当該ベクトル演算
が終了しない限り、他のベクトル演算を行うことが出来
ないというレジスタの競合が生じ易い問題点があった。
のベクトル演算を行なおうとしても、当該ベクトル演算
が終了しない限り、他のベクトル演算を行うことが出来
ないというレジスタの競合が生じ易い問題点があった。
また、当該一連の長いベクトル演算が行われている間、
当該ベクトル演算を行うのに必要なパイプラインが占有
される状態となり、パイプラインの有効活用を図るいわ
ゆるスケジューリングを行う余地が少なくなってしまい
、使用されていない他のパイプラインがいわば空き状態
となり易い問題点があった。
当該ベクトル演算を行うのに必要なパイプラインが占有
される状態となり、パイプラインの有効活用を図るいわ
ゆるスケジューリングを行う余地が少なくなってしまい
、使用されていない他のパイプラインがいわば空き状態
となり易い問題点があった。
本発明は、前記問題点を解決することにあり、入力され
たデータのベクトル長を分割して１つのベクトル演算を
複数のベクトル演算に置き換えた形に形成し、パイプラ
インのスケジューリングを行い易い形に構成することに
より、レジスタの競合による実行時間の遅れを少なくす
ると共にパイプラインの有効利用を図り、実質上実行速
度の向上を図ることにある。そのため、本発明のへクト
ルブロセソサ制御処理方式は、入力したデータのベクト
ル演算を行うビン−数を算出するビジー数算出手段と、
該ビジー数算出手段によって算出したビジー数を用いて
前記入力したベクトル演算すべきデータの分割数を算出
する分割数算出手段と、該分割数算出手段によって算出
された分割数に対応するベクトル演算列を生成するベク
トル演算列往成手段とを備え、前記入力されたベクトル
演算列を前記ベクトル演算列生成手段を用いて複数個の
ベクトル演算列に生成し、該生成された演算列に暴づい
て演算のスケジューリングを行うことを特徴としている
。
たデータのベクトル長を分割して１つのベクトル演算を
複数のベクトル演算に置き換えた形に形成し、パイプラ
インのスケジューリングを行い易い形に構成することに
より、レジスタの競合による実行時間の遅れを少なくす
ると共にパイプラインの有効利用を図り、実質上実行速
度の向上を図ることにある。そのため、本発明のへクト
ルブロセソサ制御処理方式は、入力したデータのベクト
ル演算を行うビン−数を算出するビジー数算出手段と、
該ビジー数算出手段によって算出したビジー数を用いて
前記入力したベクトル演算すべきデータの分割数を算出
する分割数算出手段と、該分割数算出手段によって算出
された分割数に対応するベクトル演算列を生成するベク
トル演算列往成手段とを備え、前記入力されたベクトル
演算列を前記ベクトル演算列生成手段を用いて複数個の
ベクトル演算列に生成し、該生成された演算列に暴づい
て演算のスケジューリングを行うことを特徴としている
。
以下図面を参照しつつ本発明の実施例を詳細に説明する
。
。
第１図は本発明を用いた１実施例構成図、第２図は第１
図図示本発明の、１実施例構成に用いるレジスタの構成
図、第３図ないし第７図は第１図および第２図図示本発
明の１実施例構成の動作を説明する動作説明図、第８図
は本発明の具体的応用例を示す。
図図示本発明の、１実施例構成に用いるレジスタの構成
図、第３図ないし第７図は第１図および第２図図示本発
明の１実施例構成の動作を説明する動作説明図、第８図
は本発明の具体的応用例を示す。
図中、１は主記憶装置、２は主記憶制御装置、３はチャ
ネル・プロセッサ、４は外部記憶装置、５はベクトル・
プロセッサ、６は汎用レジスタ、７はベクトル・レジス
タ、８はマスク・レジスタ、９はベクトル長レジスタを
表す。
ネル・プロセッサ、４は外部記憶装置、５はベクトル・
プロセッサ、６は汎用レジスタ、７はベクトル・レジス
タ、８はマスク・レジスタ、９はベクトル長レジスタを
表す。
第１図において、図中主記憶装置（ＭＳｔＪ）１は、プ
ログラム、データ等を格納するためのものである。該主
記憶装置１は図示主記憶制御装置（ＭＣＵ）２によって
アクセス制御されるものであり、図示チャネル・プロセ
ッサ（ＣＨＰ）３を介して大容量の外部記憶装置４に接
続されている。
ログラム、データ等を格納するためのものである。該主
記憶装置１は図示主記憶制御装置（ＭＣＵ）２によって
アクセス制御されるものであり、図示チャネル・プロセ
ッサ（ＣＨＰ）３を介して大容量の外部記憶装置４に接
続されている。
また、図示ベクトル・プロセッサ（ＶＰ）５４ｊ、前記
主起ｉｔ装置１に格納されているプログラム、データ等
を主記憶制御装置２を介して順次読み出・し、例えば前
述した浮動小数点演算からなるベクトル演算処理等を実
行するためのものである。
主起ｉｔ装置１に格納されているプログラム、データ等
を主記憶制御装置２を介して順次読み出・し、例えば前
述した浮動小数点演算からなるベクトル演算処理等を実
行するためのものである。
第２図は第１図図示へクトル プロセノザ５内に設けら
れているレジスタの構成図を示す。
れているレジスタの構成図を示す。
図中汎用レジスタ（ＦＲ）６は１つのデータを複数個格
納し、汎用的に使用するためのものである。
納し、汎用的に使用するためのものである。
図中ベクトル・レジスタ（ＶＲ）７は、複数データを複
数組格納するためのものであり、後述する如く任意の要
素数からなるベクトル演算クを夫々格納するだめのもの
である。また、該ベクトル・レジスタ７は、必要に応じ
て任意の要素数からなる複数組のレジスタに再構成する
ことができる。
数組格納するためのものであり、後述する如く任意の要
素数からなるベクトル演算クを夫々格納するだめのもの
である。また、該ベクトル・レジスタ７は、必要に応じ
て任意の要素数からなる複数組のレジスタに再構成する
ことができる。
例えば後述する要素数１０２４個からなる８組、あるい
は要素数１２８個からなる６４組等の如く所望のレジス
タ構成を行うことができる。このため、後述する如く１
つのベクトル演算を複数のベクトル演算に置き換えを行
い、咳置き換えを行った新たな−・クトル演算に合致し
たレジスタ構成を再配置することができる。このような
再構成可能な当該レジスタ構成を採用しているため、レ
ジス夕の競合を少なくし、かつパイプラインの有効利用
を図ることによってベクトル演算の速度を向上させるこ
とができる。
は要素数１２８個からなる６４組等の如く所望のレジス
タ構成を行うことができる。このため、後述する如く１
つのベクトル演算を複数のベクトル演算に置き換えを行
い、咳置き換えを行った新たな−・クトル演算に合致し
たレジスタ構成を再配置することができる。このような
再構成可能な当該レジスタ構成を採用しているため、レ
ジス夕の競合を少なくし、かつパイプラインの有効利用
を図ることによってベクトル演算の速度を向上させるこ
とができる。
図中マスク・レジスタ（ＭＲ）８は、前記ベクトル・レ
ジスタ７に格納したベクトルデータを演算処理する際に
、演算する個別のデータ（要素）に対してマスク、即ち
演算処理を行わせる、あるいは行わせないかについての
指示を与えるためのものである。
ジスタ７に格納したベクトルデータを演算処理する際に
、演算する個別のデータ（要素）に対してマスク、即ち
演算処理を行わせる、あるいは行わせないかについての
指示を与えるためのものである。
図中ベクトル長レジスタ（ＶＬ）９は、前記ベクトル・
レジスタ７に格納したベクトルデータの長さを格納して
おくためのものである。
レジスタ７に格納したベクトルデータの長さを格納して
おくためのものである。
次ぎに第３図を参照して本発明の実施例に用いるＶＰ（
ベクトルプロセッサ）用のＦＯＲＴＲＡＮコンパイラを
用いた全体の流れを説明する。
ベクトルプロセッサ）用のＦＯＲＴＲＡＮコンパイラを
用いた全体の流れを説明する。
図中■ソースプログラムは、第１図図示外部記憶装置４
内に格納された元（ソース）となるＦＯＲＴＲＡＮ文に
よって記述されたプロプラムを示す。
内に格納された元（ソース）となるＦＯＲＴＲＡＮ文に
よって記述されたプロプラムを示す。
図中■ソース解釈部は、図中■ソースプログラムを読み
出し、文解釈した結果を中間コード（テキスト）に展開
するためものである。
出し、文解釈した結果を中間コード（テキスト）に展開
するためものである。
図中■記憶域割付は部は、図中■ソースプログラム中に
出現する各種データに対して記憶領域（番地）を割り当
てるためのものである。
出現する各種データに対して記憶領域（番地）を割り当
てるためのものである。
図中■ベクトル化部は、図中■ソースプログラム中のル
ープ構造を検出し、並列実行可能な部分を認識すると共
に前記中間ｂ−ドの変更を行うためのものである。
ープ構造を検出し、並列実行可能な部分を認識すると共
に前記中間ｂ−ドの変更を行うためのものである。
図中■中間コード最適化部は、前記図中■ベクトル化部
によって求めた中間コードのレベルでＶＰ（ベクトルプ
ロセッサ）のハードウェアを有効に利用するための最適
化を施すためのものである。
によって求めた中間コードのレベルでＶＰ（ベクトルプ
ロセッサ）のハードウェアを有効に利用するための最適
化を施すためのものである。
これは、高速にベクトル演算処理を行うために、例えば
本発明に係わる長い一連のデータからなるベクトル演算
を複数のベクトル演算の形に最適化を施すことである。
本発明に係わる長い一連のデータからなるベクトル演算
を複数のベクトル演算の形に最適化を施すことである。
図中■レジスタ使用決定部は、前記図中■中間コード最
適化部によって最適化が行われた中間コードに現れたデ
ータに対して実際のレジスタ等の資源を割り当てるだめ
のものである。
適化部によって最適化が行われた中間コードに現れたデ
ータに対して実際のレジスタ等の資源を割り当てるだめ
のものである。
図中■目的プログラム出力部は、前記中間コードを機械
命令語に変換して外部記憶装置４に出力すると共に命令
語レベルにおける最適化を施すためのものである。
命令語に変換して外部記憶装置４に出力すると共に命令
語レベルにおける最適化を施すためのものである。
図中■目的プログラムは、図中■目的プログラム出力部
によって変換処理および最適化処理が行われた機械命令
語を外部記憶装置４内に格納したものである。以上説明
した如くしてソースプログラムが、ベクトル演算を行う
に際して最適な機械命令語レベルの目的プログラムに変
換されたことになる。
によって変換処理および最適化処理が行われた機械命令
語を外部記憶装置４内に格納したものである。以上説明
した如くしてソースプログラムが、ベクトル演算を行う
に際して最適な機械命令語レベルの目的プログラムに変
換されたことになる。
第４図は第５図図中直線間コード最適化部によって行わ
れる本発明に係わるベクトル長の最適化処理を説明する
動作説明図を示す。
れる本発明に係わるベクトル長の最適化処理を説明する
動作説明図を示す。
図中■はＶＬ制御範囲のビジー数を求める状態を示す。
ここで、ＶＬ制御範囲は第２図図示ベクトル・レジスタ
７内に一回のベクトル長の設定によって動作可能なベク
トル命令の範囲を表す。例えば、後述する第８図（Ａ）
あるいは（Ｂ）図示する範囲である。ビジー数はＶＬ制
御範囲内で各種ベクトル演算を行・う際に同時にイ訪用
するベクトル・レジスタの最大個数である。例えば第５
図図中直線を用いてベクトル・レジスタが使用されてい
る状態を表した場合に、図示＠および０点線の時刻に最
大３個のレジスタが同時に使用されているから、当該■
Ｉ、制御範囲のビジー数は“３”である。
７内に一回のベクトル長の設定によって動作可能なベク
トル命令の範囲を表す。例えば、後述する第８図（Ａ）
あるいは（Ｂ）図示する範囲である。ビジー数はＶＬ制
御範囲内で各種ベクトル演算を行・う際に同時にイ訪用
するベクトル・レジスタの最大個数である。例えば第５
図図中直線を用いてベクトル・レジスタが使用されてい
る状態を表した場合に、図示＠および０点線の時刻に最
大３個のレジスタが同時に使用されているから、当該■
Ｉ、制御範囲のビジー数は“３”である。
図中［相］はビジー数とベクトル長とから分割数（ｍ）
を求める状態を示す。以下ベクトル長“９００”、ビジ
ー数“３”の場合に、分割数”ｍ”を算出する動作につ
いて、第６図および第７図を用いて具体的に説明する。
を求める状態を示す。以下ベクトル長“９００”、ビジ
ー数“３”の場合に、分割数”ｍ”を算出する動作につ
いて、第６図および第７図を用いて具体的に説明する。
第１に、
ビジー数≦レジスタ構成数
となるレジスタ構成を第６図から求める。
第６図はベクトル・レジスタの構成数と最大ベクトル長
との関係を表す図を示す。図中左欄に示す“レジスタ構
成”は、核種の下に示す範囲内の数のベクトル・レジス
タ７が必要な場合に適用される。例えば図示“１〜８”
は１個ないし８個のベクトル・レジスタ７が必要な場合
に適用される範囲を示す。図中右欄“最大ベクトル長”
は、ベクトル・レジスタ７に格納することが可能な最大
の要素数を示す。例えば“Ｖ Ｐ ２００ ”システム
を用い、レジスタ構成を“１〜８”とした場合、図示“
１０２４″の要素を最大ベクトル長として夫々格納する
ことができる。当然ながら、レジスタ構成を多くした場
合、例えば“３３〜６４”のレジスタ構成とした場合、
前記最大ベクトル長は反比例した形で“１２８”の要素
を最大ベクトル長として夫々格納することができる。従
って、本具体例にいうビジー数が“３” （同時に使用
されるベクトル・レジスタ７の最大数が３）であるから
、第６図図示“ＶＰ２００”システムを用いたレジスタ
構成数（分割数）は“８”となる。
との関係を表す図を示す。図中左欄に示す“レジスタ構
成”は、核種の下に示す範囲内の数のベクトル・レジス
タ７が必要な場合に適用される。例えば図示“１〜８”
は１個ないし８個のベクトル・レジスタ７が必要な場合
に適用される範囲を示す。図中右欄“最大ベクトル長”
は、ベクトル・レジスタ７に格納することが可能な最大
の要素数を示す。例えば“Ｖ Ｐ ２００ ”システム
を用い、レジスタ構成を“１〜８”とした場合、図示“
１０２４″の要素を最大ベクトル長として夫々格納する
ことができる。当然ながら、レジスタ構成を多くした場
合、例えば“３３〜６４”のレジスタ構成とした場合、
前記最大ベクトル長は反比例した形で“１２８”の要素
を最大ベクトル長として夫々格納することができる。従
って、本具体例にいうビジー数が“３” （同時に使用
されるベクトル・レジスタ７の最大数が３）であるから
、第６図図示“ＶＰ２００”システムを用いたレジスタ
構成数（分割数）は“８”となる。
第２に、ベクトル長の約数であって、かつ第１のステッ
プで求めたベクトル・レジスタ７のレジスタ構成数（分
割数）よりも小さい数を求める。
プで求めたベクトル・レジスタ７のレジスタ構成数（分
割数）よりも小さい数を求める。
第７図はベクトル括の約数とベクトル長“Ｘ”との関係
を示す。本具体例にいうベクトル長“９００”の場合、
ベクトル長の約数は図示の如く２”、“３”、“４”、
“５”および６”が得られる。
を示す。本具体例にいうベクトル長“９００”の場合、
ベクトル長の約数は図示の如く２”、“３”、“４”、
“５”および６”が得られる。
第３に、前記第６図図示レジスタ構成から得られた最大
のベクトル長を“ρ”とすると、ｐ≧Ｘ・・・・・・・
・・・・・・・ （２）となる最大の分割数“ｍ”の値
を求める。本具体例の場合には、既述した如１＝１０２
４であるから、最大の分割数である”ｍ”が“６”の場
合にｘ＝１５０となり、式（２）の条件を満足する。
のベクトル長を“ρ”とすると、ｐ≧Ｘ・・・・・・・
・・・・・・・ （２）となる最大の分割数“ｍ”の値
を求める。本具体例の場合には、既述した如１＝１０２
４であるから、最大の分割数である”ｍ”が“６”の場
合にｘ＝１５０となり、式（２）の条件を満足する。
従って、求める分割数“ｍ”は“６”となる。
尚、第３のステップで、
β〈Ｘ・・・ ・・・・・・・・・ （３）となった
場合、即ち第６図図示レジスタ構成から得られた最大の
ベクトル長“ｅ”よりも該ベクトル長“′Ｘ″が大きい
場合には、該ベクトル長”ｘ”の約数でもって除算した
値が最大のベクトル長“ｐ”以下となる前記約数の内、
最小の数を分割数″ｍ”として求める。これにより、元
の＼クトルデータかベクトル・レジスタ７に格納し得る
形のベクトル長に分割されることになる。
場合、即ち第６図図示レジスタ構成から得られた最大の
ベクトル長“ｅ”よりも該ベクトル長“′Ｘ″が大きい
場合には、該ベクトル長”ｘ”の約数でもって除算した
値が最大のベクトル長“ｐ”以下となる前記約数の内、
最小の数を分割数″ｍ”として求める。これにより、元
の＼クトルデータかベクトル・レジスタ７に格納し得る
形のベクトル長に分割されることになる。
第４図図中■はＶＬ制御範囲内の演算列をｍ個生成する
状態を示す。これは、前記求めた分割数゛ｍ”に対応す
る処理を行うための演算命令を生成することを意味する
。例えば第８図（Ａ）に分割前の演算命令を示し、第８
図（Ｂ）に説明を簡単にするために分割数“ｍ”を“２
”とした場合の分割後の演算命令を示す。即ち、ソース
プログラム Ｚ （ｘ） ＝ （Ａ （＊） ＋Ｂ （＊） ）
＊Ｃ（＊）をベクトル化した前述した中間コートの形
として例えば第８図（Ａ）が得られる。該得られた中間
コートを２分割した形で記述すると第８図（Ｂ）図示の
如き形となる。図中“ＶＬ＝９００”、ＶＬ＝４５０”
はベクトル長を夫々示す。
状態を示す。これは、前記求めた分割数゛ｍ”に対応す
る処理を行うための演算命令を生成することを意味する
。例えば第８図（Ａ）に分割前の演算命令を示し、第８
図（Ｂ）に説明を簡単にするために分割数“ｍ”を“２
”とした場合の分割後の演算命令を示す。即ち、ソース
プログラム Ｚ （ｘ） ＝ （Ａ （＊） ＋Ｂ （＊） ）
＊Ｃ（＊）をベクトル化した前述した中間コートの形
として例えば第８図（Ａ）が得られる。該得られた中間
コートを２分割した形で記述すると第８図（Ｂ）図示の
如き形となる。図中“ＶＬ＝９００”、ＶＬ＝４５０”
はベクトル長を夫々示す。
以上説明した如く、本発明によれば、ベクトル長を分割
して１つのベクトル演算を複数のベクトル演算に置き換
えた形に形成し、パイプラインのスケジューリングを行
い易い形に構成しているため、ベクトル・レジスタの競
合による実行時間の遅れを少なくすると共にパイプライ
ンの有効利用を図り、実質上実行速度の向上を図ること
が可能となる。
して１つのベクトル演算を複数のベクトル演算に置き換
えた形に形成し、パイプラインのスケジューリングを行
い易い形に構成しているため、ベクトル・レジスタの競
合による実行時間の遅れを少なくすると共にパイプライ
ンの有効利用を図り、実質上実行速度の向上を図ること
が可能となる。
第１図は本発明を用いた１実施例構成図、第２図は第１
図図示本発明の１実施例構成に用いるレジスタの構成図
、第３図ないし第７図は第１図および第２図図示本発明
の１実施例構成の動作を説明する動作説明図、第８図は
本発明の具体的応用例を示す。 図中、１は主記憶装置、２は主記憶制御装置、３はチャ
ネル・プロセッサ、４は外部記憶装置、５はベクトル・
プロセッサ、６は汎用レジスタ、７はベクトル・レジス
タ、８はマスク・レジスタ、９はベクトル長レジスタを
表す。
図図示本発明の１実施例構成に用いるレジスタの構成図
、第３図ないし第７図は第１図および第２図図示本発明
の１実施例構成の動作を説明する動作説明図、第８図は
本発明の具体的応用例を示す。 図中、１は主記憶装置、２は主記憶制御装置、３はチャ
ネル・プロセッサ、４は外部記憶装置、５はベクトル・
プロセッサ、６は汎用レジスタ、７はベクトル・レジス
タ、８はマスク・レジスタ、９はベクトル長レジスタを
表す。
Claims (1)
- ベクトルプロセッサ制御処理方式において、入力したデ
ータのベクトル演算を行うビジー数を算出するビジー数
算出手段と、該ビジー数算出手段によって算出したビジ
ー数を用いて前記入力したベクトル演算すべきデータの
分割数を算出する分割数算出手段と、該分割数算出手段
によって算出された分割数に対応するベクトル演算列を
生成するベクトル演算列生成手段とを備え、前記入力さ
れたベクトル演算列を前記ベクトル演算列生成手段を用
いて複数個のベクトル演算列に生成し、該生成された演
算列に基づいて演算のスケジューリングを行うことを特
徴とするベクトルプロセッサ制御処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121235A JPH0644270B2 (ja) | 1984-06-13 | 1984-06-13 | ベクトルプロセッサの制御処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121235A JPH0644270B2 (ja) | 1984-06-13 | 1984-06-13 | ベクトルプロセッサの制御処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6116362A true JPS6116362A (ja) | 1986-01-24 |
| JPH0644270B2 JPH0644270B2 (ja) | 1994-06-08 |
Family
ID=14806254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121235A Expired - Lifetime JPH0644270B2 (ja) | 1984-06-13 | 1984-06-13 | ベクトルプロセッサの制御処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644270B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015522196A (ja) * | 2012-07-11 | 2015-08-03 | エイアールエム リミテッド | ベクトル処理中のデータ要素処理のための順序制御 |
| JP2017515177A (ja) * | 2014-03-26 | 2017-06-08 | インテル・コーポレーション | ３ソースオペランド浮動小数点加算プロセッサ、方法、システム、及び命令 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58149565A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | ベクトル・レングス制御範囲分割処理方式 |
-
1984
- 1984-06-13 JP JP59121235A patent/JPH0644270B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58149565A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | ベクトル・レングス制御範囲分割処理方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015522196A (ja) * | 2012-07-11 | 2015-08-03 | エイアールエム リミテッド | ベクトル処理中のデータ要素処理のための順序制御 |
| JP2017515177A (ja) * | 2014-03-26 | 2017-06-08 | インテル・コーポレーション | ３ソースオペランド浮動小数点加算プロセッサ、方法、システム、及び命令 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644270B2 (ja) | 1994-06-08 |
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