JPS61164341A - 直並列並直列変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、時分割信号の直並列、並直列変換方式に関す
るものである。

（従来の技術）　　。

従来の直並列、並直列変換方式として、例えば研究実用
化報告第３１巻第１１号（１９８２）第２０４９頁〜第
２０５２頁（第（１１３）頁〜第（１１６）頁）に［デ
ィジタル加入者線交換機の通話路用ＬＳＩ　Ｊと題する
論文があり、その第２０５１頁にブロック図が記載され
ている。このブロック図を第２図に示す。

入力信号はＩＮｏ〜７端子より入力され入カラツチ回路
のＤ−％でラッチ後８組の８ビツトシフトレソスタに転
送され８ビット揃った時点で次段の８組の８ビツト並列
Ｄ−贋で受け８−１セレクタで顆次信号データを選択し
８ピツトのＤ−Ｆ／＋２段を介して出力端子ＯＵＴ、〜
７に出力される。入力端子ＩＮ８に入力される入力信号
は入力端子ＩＮ、〜７に入力される並列の入力信号に対
して附加されたパリティビット入力でノクリティチェソ
ク部に依り入力信号の誤りを検出する。出力端子ＯＵＴ
　８に出力される信号は出力端子０ＵＴｏ〜７に出力さ
れる８ビツト並列の信号に対して付加されたノ４１Ｊテ
イビツトであり、ノクリティ生成部より発生される又、
ノクリティ発生時の・やりティ則は入力端子ＤＧに与え
られる信号に依る。

次に本直並列、並直列変換方式に於ける入出力を説明す
る。第３図は直並列変換に於ける入出力関係を示したも
ので８ビツト単位で構成された直列信号８ハイウエイ（
ＨＷＯ〜７の各ハイウェイは第２図における入力信号■
Ｎｏ〜）に対応する。）が入力され８ビツト＋ノ母リテ
イビノトの並列データとして出力される状態を示したも
のである。第４図は並直列変換に於ける入出力関係を示
したもので、８ビツト＋・やりティビットの並列データ
が入力され、８ビツト単位で構成された直列信号が８ハ
イウェイ出力される状態を示したものである。

（発明が解決しようとする問題点） 従来技術として示した前記文献による直並列並直列変換
は変換単位のビット長が８ビツトであり、８ビツト以上
では変換不可能であった。また、この変換方式をそのま
ま規模拡大して、直並列、並直列変換を行なった場合、
内部の構成素子が膨大となシ変換単位のビット長の拡大
には制限が生じた。

（問題点を解決するための手段） 本発明は、複数のタイムスロットで構成された複数の直
列ハイウェイデータをタイムスロット毎にハイウェイの
順で多重化された並列データに変換する直並列変換及び
タイムスロット毎にハイウェイの順で多重化された並列
データを複数のタイムスロットで構成された複数の直列
ハイウェイデータに変換する並直列変換の直並列並直列
変換方式であって、 直並列変換及び並直列変換手段が同一構成で１−タイム
スロット及び多重化並列データをｎ分割する構成とし、 直並列変換時は前記ｎ分割された各直並列変換及び並直
列変換手段の入側を複式に接続し各手段においてｎ分割
されたビット長の直列データを直並列変換し、 並直列変換時は前記ｎ分割された各直並列変換及び並直
列変換手段の出側を複式に接続し各手段に於いて前記ｎ
分割されたビット長の並列データを並直列変換し、 前記ｎ分割された各直並列変換及び並直列変換手段が変
換すべきビット位置を識別する識別手段により、前記直
並列変換及び並直列変換手段の各々が異なったビット位
置を変換する ことを特徴とした直並列並直列変換方式。

（実施例及び作用） 第１図は本発明の実施例を示すブロック図であシ、第１
図（、）は直並列変換時、第１図（ｂ）は並直列変換時
の構成例を示している。第１図（、）において、５ＩＮ
Ｏ〜５ＩＮ７はそれぞれ１タイムスロット６４ビツトで
構成された直列ハイウェイデータの入力である。Ａｌ、
Ａ２は同一構成の直並列変換及び並直列変換手段を直並
列変換部として用いたものであり、入側を複式に接続し
ている。Ｔｌ、Ｔ２は前記直並列変換部Ａｔ、Ａ２の各
々が変換すべきビット位置を与える識別手段である。複
数のタイムスロットで構成された直列ハイウェイデータ
５ＩＮＯ〜７は直並列変換部Ａｌ、Ａ２の入力で複式に
接続されている。ＰＯ−Ｐ３１は直並列変換部Ａ１の並
列データ出力であり、Ｐ３２〜Ｐ６３は直並列変換部Ａ
２の並列データ出力である。ＭＯＤＯ。

ｌは識別手段Ｔｌ、Ｔ２が直並列変換部Ａ１，２に変換
すべきタイミングを与える識別信号である。

第５図は第１図の入出力関係を示すタイムチャートであ
り、第５図（ａ）は第１図（、）に対し、第５図（ｂ）
は第２図（ｂ）　Ｋ対するものである。

第５図（、）はハイウェイＨＷＯ〜ＨＷ７のそれぞれ１
タイムスロット６４ピントで構成された直列ハイウェイ
データ５ＩＮＯ〜７を入力し、タイムスロット毎忙直並
列変換された信号がハイウェイの順に多重化され、並列
データ出力ＰＯ〜６３として出力される状態を示してい
る。

８ハイウエイＨＷ　Ｏ−Ｈ％Ｖ７からの直列ハイウェイ
データ５ＩＮＯ〜５ＩＮ７のうち、１タイムスロットの
前半（Ｏ〜３１ビット）の直並列変換を識別信号ＭＯＤ
０．１を受けた識別手段Ｔ１の制御により直並列変換部
Ａ１で実施し、１タイムスロットの後半（３２〜６３ビ
ツト）の直並列変換を識別手段Ｔ２の制御によシ直並列
変換部Ａ２で実施することにより、全体として１タイム
スロット６４ビツトで構成されだ８ハイウエイＨＷ　Ｏ
−ＨＷ　７からの直列ハイウェイデータ５ＩＮＯ−８Ｉ
Ｎ７がタイムスロット毎にハイウェイの順で多重化され
た並列データに変換される。

このように、直並列変換部Ａｌ　、Ａ２は１タイムスロ
ットを２分割して、多重化並列データを出力する。

次に、並直列変換について説明する。第１図（ｂ）にお
いて、ＰＯ−Ｐ３１．Ｐ３２〜Ｐ６３はタイムスロット
毎にハイウェイの順で多重化された並列データの入力で
ある。Ｂｌ、Ｂ２は同一構成の直並列変換及び並直列変
換手段を並直列変換部として用いたものであり、出側を
複式に接続している。Ｔｌ　ｌＴ２は前記並直列変換部
Ｂｌ、Ｂ２の各々が変換すべきビット位置を与える識別
手段である。５ＯＵＴ　Ｏ〜５ＯＵＴ　７はそれぞれ１
タイムスロット６４ビツトで構成された８ハイウェイの
直列データ出力である。

第５図（ｂ）は、タイムスロット毎に７・イウェイの順
で多重化された並列データを２分割して入力し、複数の
タイムスロットで構成され並直列変換された複数の直列
ハイウェイデータ５ＯＵＴ　Ｏ−５ＯＵＴ　７として出
力される状態を示している。並列データ２０〜６３人力
のうちＰＯ〜３１の３２ビツトの入力を並直列変換部Ｂ
１で変換し直列データの１タイムスロットの前半（Ｏ〜
３１ビット）として５ＯＵＴＯ〜７に出力し並列データ
入力のうちＰ３２〜６３０３２ビットの入力を並直列変
換部Ｂ２で変換し直列データの１タイムスロットの後半
〔３２〜６３ビツト〕としてＳ、ＯＵＴ　Ｏ〜７に出力
するこｙに依り全体として入力された６４ビツトの並列
データＰＯ〜６３を並直列変換し８ハイウエイの１タイ
ムスロット６４ビツトの直列データＳ、０ＵＴＯ〜７が
出力される。

このように、並直列変換部Ｂ１．Ｂ２は並列データを２
分割して入力し、１タイムスロットの前半と後半を各々
分割して直列データとして出力する。第６図は前記第１
図（、）で示したＡ１．２の直並列変換部及び第１図（
ｂ）で示したＢｌ、２の並直列変換部を説明する詳細ブ
ロッ゛り図である。第６図に於いては第１図（ａ）で示
した直並列変換、第１図（ｂ）で示した並直列変換の双
方の機能を持っている。第１図（、）で示した５ＩＮＯ
〜７．ＰＯ〜３１はそれぞれ第６図の５ＩＮＯ〜７．Ｐ
Ｏ〜３１に対応している。又第１図（ｂ）で示したｐｏ
〜３１　、５ＯＵＴＯ〜７はそれぞれ第６図のｐｏ〜３
１　、５ＯＵＴＯ〜７に対応している〇この第６図に示
した回路の複数個の入側又は出側を複式に接続する。以
下に直並列変換時の動作を説明する。ハイウェイデータ
５ＩＮＯ〜７は入力Ｆ／Ｆｌでラッチされ３２ビツトの
シリアルイン−パラレルアウトのシフトレジスタＳ　Ｒ
ＥＧに転送される。前記シフトレジスタＳ　ＲＥＧはモ
ード情報ＭＯＤＯを受けた識別手段を構成するタイミン
グ制御回路ＴＣにより切替り、直並列変換時はシリアル
イン・ぐラレルアクトの動作をし、並直列変換時はパラ
レルインｔ？ラレルアクトの動作ヲ行つ。

シフトレジスタＳ　ＲＥＧで並列変換された３２ビツト
のデータは２−１セレクタ２〜Ｉ　ＳＥＬ　（２−Ｉ　
ＳＥＬはＭＯＤ　Ｏのモード情報に依り制御される。）
を経由し８組のｐ−５にラッチされる。そしてこの際第
１図（、）のように構成した場合、各直並列変換部ＡＩ
、Ａ２では動作が相違する。

直並列変換部ＡＩに於いてはタイムスロットの前半（Ｏ
〜３１）をシフトレジスタＳ　、　ＲＥＧに入力し、後
半（３２〜６３〕はシフトレジスタＳ　ＢＥＧへの入力
を禁止され、その間Ｏ〜３１ビットのデータはＳ　ＲＥ
Ｇに保持されており６３ビツト目の入力が完了後３２ビ
ツトのデータは２−１セレクタ２−　Ｉ　ＳＥＬを経由
し８組のＤ−％にラッチされる。

直並列変換部Ａ２に於いてはタイムスロッ）（７）前半
（０〜３１ビツト）はシフトレジスタＳ　ＲＥＧへの入
力を禁止され、後半（３２〜６３ピツト）をシフトレジ
スタＳ　ＲＥＧへ入力する。６３ビツト目の入力が完了
後３２ビツトのデータは２−１セレクタ２−　Ｉ　ＳＥ
Ｌを経由し８組のＤ−％拠うンチされる。直並列変換部
ＡＩ、Ａ２の切替制御は切替情報ＭＯＤ　１に依り行な
われる。

直並列変換部ＡＩ、Ａ２のＤ−’Ｊでランチされた３２
ビツトの各々のデータは８−１セレクタ８−Ｉ　ＳＥＬ
を経由し、順次、出力’／ｌ−１．出力分−２の２段の
計を介して並列データｐｏ〜３１として出力される。以
上に依シ第１図（、）の直並列変換部Ａ１，２で１タイ
ムスロット６４ピツトの直並列変換が行なわれ、第５図
（、）で示した出力が得られる。

次に並直変換時の動作を説明する。第５図（ｂ）で示し
た６４ビツトのうち半数の３２ビツトの並列データＰＯ
〜３１から入力Ｆ＋２でラッチされ、２−１セレクタ２
−　Ｉ　ＳＥＬを経由し８組のＤ−イに順次ラッチされ
、８ハイウ工イ分の３２ビツト並列データがラッチされ
た後次段の８組のノクラレルインシリアルアウトのシフ
トレジスタ５ＲＥＧに転送される。

第１図（ｂ）の並直列変換部Ｂ１の場合はシフトレジス
タＳ　ＲＥＧにデータが転送されるとすぐに直並列変換
を行ない１タイムスロットの前半の０〜３１ビツトの直
列データ５ＯＵＴＯ〜７を出力Ｆ／Ｆ−３を介して出力
する。又１タイムスロットの後半（３２′〜６３ビツト
）の３２ビツト分の時間はその出力は禁止される。

第１図（ｂ）の並直列変換部Ｂ２の場合はシフトレジス
タＳ　ＲＥＧにデータが転送されると１タイムスロット
の前半（０〜３１ビツト）の３２ビツト分の時はその出
力を禁止され後半（３２〜６３）に３２ビツトの直列ハ
イウェイデータ５ＯＵＴＯ〜７として出力Ｆ７Ｆ−３を
介して出力する。

並直列変換部Ｂｌ　、Ｂ２の切替制御は切替情報ＭＯＤ
　１により行なわれる。以上により、第１図（ｂ）の並
直列変換部Ｂｌ、Ｂ２で、６４ビツトの並列データが並
直列変換され、第５図（ｂ）で示した出力が得られる。

以上、変換単位のビット長が６４ビツト、８人出力の直
並列、並直列の説明を行なったが、本方式が他の変換単
位及び入出力数でも可能なことは容易に理解できる。

また、本実施例では、入力のノ＜？リティチェック、出
力の／４”）ティ付加については説明を省略し九が、入
力のノやリティチェソクについては、第６図の回路にハ
リティビット用の入力端子、入方イを付加し、入力Ｆ＋
−２の出力でチェックを行えば容易に実施出来る。また
出力のパリティ付加については、出力’／ｆｉ＝−１の
後にパリティノエネレート部及び出力’／ｌ−２相当の
分、出力端子を付加すれば容易に実施出来る。

（発明の効果） 以上詳細に説明したように本発明によればデータの変換
単位のビット長、が長いデータを直並列変換又は並直列
変換する場合にその変換部の機能を分割し複数の構成単
位で本来の変換機能を果たす構成としさらに直並列、並
直列変換の双方の機能を持つ構成としたので、従来構成
が困難であったデータの変換単位のビット長の長いデー
タの直並列、並直列変換が同一の構成で容易に実現する
ことが出来、複数の直列データを並列に変換し処理する
装置又は並列データを複数の直列データに変換し処理を
行う装置に適用可能である。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図であり、第１
図（、）は直並列変換、第１図（ｂ）は並直列変換の構
成例を示す。第２図は従来の直並列並直列変換方式のブ
ロック図、第３図は従来の直並列変換における入出力関
係を示した図、第４図は従来の並直列変換における入出
力関係を示した図、第５図は第１図の入出力関係を示す
タイムチャートであり、第５図（−）は第１図（、）に
、第５図（ｂ）は第１図（ｂ）に対する。第６図は直並
列及び並直変換手段のブロック図である。 ＡＩ、Ａ２・・・直並列変換部、Ｂｌ、Ｂ２・・・並直
列変換部、Ｔｌ、Ｔ２・・・識別手段、５ＩＮＯ−８Ｉ
Ｎ７・・・直列ハイウェイデータ入力、ＰＯ−Ｐ３１・
・・並列データ、５ＯＵＴＯ〜５ＯＵＴ７・−・直列ハ
イウェイデータ出力。 特許出願人　沖電気工業株式会社 第１図（ａ） 、！、：にり１壺埃 第１図（ｂ） 型歪う１麦檀 第３図 直￥ｋｙ１１を糟 ＨＷＯｏ　　ｏ　−ｔｏ　６４　Ｔｏｏ　−−−コ Ｌｌｌ）　　　　　　　　　　　　＝吟； ■ ＨＷ７　ａｏｏ　ｏａｏｓｏａｏｂ　ＨＨ−−−第４図 １ｔシ１１ブリＡン；セゼ！ 〈８） ： ＨＷＷ工正＝乙＝−−− 昭和　　年　　月　　日

Claims (1)

1. 【特許請求の範囲】 ａ）複数のタイムスロットで構成された複数の直列ハイ
   ウェイデータをタイムスロット毎にハイウェイの順で多
   重化された並列データに変換する直並列変換及びタイム
   スロット毎にハイウェイの順で多重化された並列データ
   を複数のタイムスロットで構成された複数の直列ハイウ
   ェイデータに変換する方式であって、 ｂ）直並列変換及び並直列変換手段が同一構成で１タイ
   ムスロット及び多重化並列データをｎ分割する構成とし
   、 ｃ）直並列変換時は前記ｎ分割された各直並列変換及び
   並直列変換手段の入側を複式に接続し各手段においてｎ
   分割されたビット長の直列データを直並列変換し、 ｄ）並直列変換時は前記ｎ分割された各直並列変換及び
   並直列変換手段の出側を複式に接続し各手段に於いて前
   記ｎ分割されたビット長の並列データを並直列変換し、 ｅ）前記ｎ分割された各直並列変換及び並直列変換手段
   が変換すべきビット位置を識別する識別手段により、前
   記直並列変換及び並直列変換手段の各々が異なったビッ
   ト位置を変換する ことを特徴とした直並列並直列変換方式。