JPS61168940A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61168940A JPS61168940A JP60009059A JP905985A JPS61168940A JP S61168940 A JPS61168940 A JP S61168940A JP 60009059 A JP60009059 A JP 60009059A JP 905985 A JP905985 A JP 905985A JP S61168940 A JPS61168940 A JP S61168940A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- diameter
- wiring
- hole
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
- H10W70/635—Through-vias
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置、とくにプラスチック基板からなる
ビングリッドアレイ型半導体装置の基板上配線に適用し
て有効な技術に関するものである。
ビングリッドアレイ型半導体装置の基板上配線に適用し
て有効な技術に関するものである。
［背景技術］
いわゆるビングリッドアレイ型の半導体装置の外部端子
の形成は、マトリックス状に多数のスルーホールを有し
、該スルーホール周囲およびスルーホール内壁にメタラ
イズ配線が形成され°Ｃなるパフケージ基板に、釘状の
リードピンをスルーホールの基板表面方向から裏面方向
に向かって叩き込むことによって行われる。
の形成は、マトリックス状に多数のスルーホールを有し
、該スルーホール周囲およびスルーホール内壁にメタラ
イズ配線が形成され°Ｃなるパフケージ基板に、釘状の
リードピンをスルーホールの基板表面方向から裏面方向
に向かって叩き込むことによって行われる。
ところで、スルーホール周囲に形成されているメタライ
ズ配線（以下ラウンド配線という）はピンヘッドとの電
気的接続を確保するために必要なものであるが、リード
ピンの打ち込み時の衝撃によってラウンド配線が基板表
面から剥離してしまうのを防止するため、ラウンド径の
長さをビンヘッド径に対して５０〜６０％程度大きくと
る必要があることが知られている。
ズ配線（以下ラウンド配線という）はピンヘッドとの電
気的接続を確保するために必要なものであるが、リード
ピンの打ち込み時の衝撃によってラウンド配線が基板表
面から剥離してしまうのを防止するため、ラウンド径の
長さをビンヘッド径に対して５０〜６０％程度大きくと
る必要があることが知られている。
しかし、自動実装技術の進歩に伴い、リー・ドピンの打
ち込み時の撃力を機械的に制御することが可能となり、
リードピンの打ち込み時のラウンド配線への影響が解消
されてくると、ラウンド径を広くとっておくことがビン
間引回し用配線領域を狭くし、多ピン化に際して配線不
足を生じる原因となることが本発明者によって明らかに
された。
ち込み時の撃力を機械的に制御することが可能となり、
リードピンの打ち込み時のラウンド配線への影響が解消
されてくると、ラウンド径を広くとっておくことがビン
間引回し用配線領域を狭くし、多ピン化に際して配線不
足を生じる原因となることが本発明者によって明らかに
された。
なお、ピングリッドアレイ型半導体装置の技術として詳
しく述べである例としては、株式会社サイエンスフォー
ラム、昭和５８年１１月２８日発行［超ＬＳＩデバイス
ハンドブックＪＰ２２８〜２２９がある。
しく述べである例としては、株式会社サイエンスフォー
ラム、昭和５８年１１月２８日発行［超ＬＳＩデバイス
ハンドブックＪＰ２２８〜２２９がある。
［発明の目的］
本発明の目的は、基板上におけるピン間引回し配線の本
数を増加させることのできる技術を提供することにある
。
数を増加させることのできる技術を提供することにある
。
本発明の他の目的は、半導体装置の多ピン化を可能にす
る技術を提供することにある。
る技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、パッケージ基板の表面のスルーホール周囲に
形成されたラウンド配線をピンヘッドの最大径と同径も
しくはそれよりも小径とすること形成領域を増加させ、
これにより多ピン化を図ることができるものである。
形成されたラウンド配線をピンヘッドの最大径と同径も
しくはそれよりも小径とすること形成領域を増加させ、
これにより多ピン化を図ることができるものである。
［実施例］
第１図は本発明の一実施例である半導体装置のリードピ
ン取付は部分を示す拡大部分断面図、第２図は半導体装
置の全体を示す断面図である。
ン取付は部分を示す拡大部分断面図、第２図は半導体装
置の全体を示す断面図である。
本実施例１の半導体装置１は、第２図に示すように、合
成樹脂からなる基板２の表面にシリコーンゲル３で周囲
を封止されたペレット４が取付けられ、基板２の裏面側
には外部端子としてのり一ドビン５がマトリックス状に
突出してなるいわゆるビングリッドアレイ型の半導体装
置である。
成樹脂からなる基板２の表面にシリコーンゲル３で周囲
を封止されたペレット４が取付けられ、基板２の裏面側
には外部端子としてのり一ドビン５がマトリックス状に
突出してなるいわゆるビングリッドアレイ型の半導体装
置である。
この半導体装ｔｔはたとえば以下のようにして得られる
ものである。
ものである。
まずガラス強化エポキシ樹脂からなる基板２にマトリッ
クス状に多数のスルーホール６を形成した後、基板２の
表面にメタライズにより配線パターン７を設ける。この
とき、スルーホール６の周囲にはラウンドパターン７ａ
を形成する。該ラウンドパターン７ａはピンヘッド５ａ
との電気的接触面積を確保するために必要なものである
０本実施例ではこのラウンドパターン７ａの直径は取付
けられるリードピン５のビンへラド５ａの最大径と同径
となっている。なお、配線パターン７はラウンドパター
ン７ａを経て、スルーホール６の内面および基板２の裏
面側のスルーホール６の周囲にまで延設されている。
クス状に多数のスルーホール６を形成した後、基板２の
表面にメタライズにより配線パターン７を設ける。この
とき、スルーホール６の周囲にはラウンドパターン７ａ
を形成する。該ラウンドパターン７ａはピンヘッド５ａ
との電気的接触面積を確保するために必要なものである
０本実施例ではこのラウンドパターン７ａの直径は取付
けられるリードピン５のビンへラド５ａの最大径と同径
となっている。なお、配線パターン７はラウンドパター
ン７ａを経て、スルーホール６の内面および基板２の裏
面側のスルーホール６の周囲にまで延設されている。
次に、釘状のリードピン５を基板２の表面方向から基板
２の裏面方向にスルーホール６に打ち込みながら挿通し
た後膣リードピン５を半田８で固定する。このリードピ
ン５はたとえば５２アロイ、４２アロイ、コバール等か
らなる金属線材を所定長さに切断した後膣線材を保持し
つつその一端を軸方向から叩き、その端部をつぶして偏
平円形状のビンヘッド５ａを形成することにより得られ
るものである。ところでこのビンヘッド５ａはリードピ
ン５を基板２に打ち込む際にリードピン５が傾くのを防
止し、またリードピン５の取付は後に次に、基板２の表
面の中央所定位置に銀ペーストおよびシリコンゴム等の
結合材９によりペレット４を取付け、該ペレット４と配
線パターン７とを金およびＡＳ（アルミニウム）等のワ
イヤ１０で電気的に接続した後、四角形の枠状のダム１
１をシリコーン系の接着剤１２で取付はペレット４の周
囲にキャビティ１３を形成する。さらに該キャビティ１
３にシリコーンゲル３をボッティングしペレット４の周
囲を封止する。
２の裏面方向にスルーホール６に打ち込みながら挿通し
た後膣リードピン５を半田８で固定する。このリードピ
ン５はたとえば５２アロイ、４２アロイ、コバール等か
らなる金属線材を所定長さに切断した後膣線材を保持し
つつその一端を軸方向から叩き、その端部をつぶして偏
平円形状のビンヘッド５ａを形成することにより得られ
るものである。ところでこのビンヘッド５ａはリードピ
ン５を基板２に打ち込む際にリードピン５が傾くのを防
止し、またリードピン５の取付は後に次に、基板２の表
面の中央所定位置に銀ペーストおよびシリコンゴム等の
結合材９によりペレット４を取付け、該ペレット４と配
線パターン７とを金およびＡＳ（アルミニウム）等のワ
イヤ１０で電気的に接続した後、四角形の枠状のダム１
１をシリコーン系の接着剤１２で取付はペレット４の周
囲にキャビティ１３を形成する。さらに該キャビティ１
３にシリコーンゲル３をボッティングしペレット４の周
囲を封止する。
最後にアルミニウム等の金属の板からなるキャップ１４
をシリコーン系の接着剤１２ａで取付け、半導体装置ｌ
を得る。
をシリコーン系の接着剤１２ａで取付け、半導体装置ｌ
を得る。
本実施例では、上記のようにスルーホール６の周囲のラ
ウンドパターン７ａの径がビンヘッド５ａの径と同径で
形成されている。したがって、仮に、ｌ、 ４ ａｍの
ラウンドパターン７ａの径をピンへラド５ａの径にそろ
えて０．８鶴とすれば、リードピン５の周囲にＱ、 ６
ｍｍの余裕領域が生じる。このとき、引回し用配線パタ
ーン７の幅を０． Ｉ Ｉｌｌ、配ｋＩ！ＩＦ！Ｉ階ｌ
旦ｉ：、ｎ ＋ −−、ｉノ、亜ルナ柄ｌギ ら
内 ソ Ｖノ寸々−ン７ａの径を０．６ ｍｍにしたこ
とによりリードピン５の周囲に引回し用配線を３本余計
に形成することができる。このことは、基板２の表面の
隣り合うリードピン間で、引回し用配線を６本余計に形
成することが可能であることを意味する。
ウンドパターン７ａの径がビンヘッド５ａの径と同径で
形成されている。したがって、仮に、ｌ、 ４ ａｍの
ラウンドパターン７ａの径をピンへラド５ａの径にそろ
えて０．８鶴とすれば、リードピン５の周囲にＱ、 ６
ｍｍの余裕領域が生じる。このとき、引回し用配線パタ
ーン７の幅を０． Ｉ Ｉｌｌ、配ｋＩ！ＩＦ！Ｉ階ｌ
旦ｉ：、ｎ ＋ −−、ｉノ、亜ルナ柄ｌギ ら
内 ソ Ｖノ寸々−ン７ａの径を０．６ ｍｍにしたこ
とによりリードピン５の周囲に引回し用配線を３本余計
に形成することができる。このことは、基板２の表面の
隣り合うリードピン間で、引回し用配線を６本余計に形
成することが可能であることを意味する。
［効果］
（ｌ）、パッケージ基板の表面のスルーホール周囲に形
成されたラウンド配線をピンヘッドの最大径と同径もし
くはそれよりも小径とすることにより、パッケージ基板
上のり−ドピン間引回し配線の自由度が増し、配線の本
数を多数とることができるため、半導体装置の多ピン化
を容易に実現することができる。
成されたラウンド配線をピンヘッドの最大径と同径もし
くはそれよりも小径とすることにより、パッケージ基板
上のり−ドピン間引回し配線の自由度が増し、配線の本
数を多数とることができるため、半導体装置の多ピン化
を容易に実現することができる。
（２）、前記（１）よりリードピン間の配線幅を狭くす
ることなく所定の配線本数を確保することができるため
、電気抵抗を増大させることなく半導体装置の多ピン化
を実現できる。
ることなく所定の配線本数を確保することができるため
、電気抵抗を増大させることなく半導体装置の多ピン化
を実現できる。
（３）、前記１１）より裏面引回し用のスルーホールを
形成することなく半導体装置の多ピン化を実現できる。
形成することなく半導体装置の多ピン化を実現できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、実施例ではラウンドパターンはピンヘッドの
最大径と同径の場合についてのみ説明したがこれに限ら
ず、同径よりも小さい径であってもかまわない。
最大径と同径の場合についてのみ説明したがこれに限ら
ず、同径よりも小さい径であってもかまわない。
また、ピンヘッド形状は真円に限られず、例えば楕円、
又は一部に切れ込み若しくは凹部があるものであっても
よい。
又は一部に切れ込み若しくは凹部があるものであっても
よい。
第１図は本発明の一実施例である半導体装置のリードピ
ン取付は部分を示す拡大部分断面図、第２図は半導体装
置の全体を示す断面図である。 ｌ・・・半導体装置、２・・・基板、３・・・シリコー
ンゲル、４・・・ペレット、５・・・リードピン、５ａ
・・・ピンヘッド、６・・・スルーホール、７・・・配
線パターン、７ａ・・・ラウンドパターン、８・・・半
田、９・・・結合材、１０・・・ワイヤ、１１・・・ダ
ム、１２．１２ａ・・・接着剤、１３・・・キャビティ
、１４・・・キャップ。 第 １ｖ！Ｊ 第 ２ 図
ン取付は部分を示す拡大部分断面図、第２図は半導体装
置の全体を示す断面図である。 ｌ・・・半導体装置、２・・・基板、３・・・シリコー
ンゲル、４・・・ペレット、５・・・リードピン、５ａ
・・・ピンヘッド、６・・・スルーホール、７・・・配
線パターン、７ａ・・・ラウンドパターン、８・・・半
田、９・・・結合材、１０・・・ワイヤ、１１・・・ダ
ム、１２．１２ａ・・・接着剤、１３・・・キャビティ
、１４・・・キャップ。 第 １ｖ！Ｊ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、パッケージ基板に形成されているスルーホールに、
リードピンが挿通された状態で取付けられている半導体
装置であって、基板表面のスルーホール周囲に形成され
たラウンド配線がリードピンヘッドの最大径と同径もし
くはそれよりも小径であることを特徴とする半導体装置
。 ２、ラウンド配線がメタライズにより形成されているこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009059A JPS61168940A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009059A JPS61168940A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168940A true JPS61168940A (ja) | 1986-07-30 |
Family
ID=11710043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60009059A Pending JPS61168940A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620594A3 (en) * | 1993-04-13 | 1995-01-18 | Shinko Electric Ind Co | Semiconductor device with pins. |
-
1985
- 1985-01-23 JP JP60009059A patent/JPS61168940A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620594A3 (en) * | 1993-04-13 | 1995-01-18 | Shinko Electric Ind Co | Semiconductor device with pins. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6002165A (en) | Multilayered lead frame for semiconductor packages | |
| US5332864A (en) | Integrated circuit package having an interposer | |
| US7994633B2 (en) | Substrate for electrical device | |
| US6790710B2 (en) | Method of manufacturing an integrated circuit package | |
| US4677526A (en) | Plastic pin grid array chip carrier | |
| US7122401B2 (en) | Area array type semiconductor package fabrication method | |
| JP3400427B2 (ja) | 電子部品ユニット及び電子部品ユニットを実装した印刷配線板装置 | |
| US20010017410A1 (en) | Mounting multiple semiconductor dies in a package | |
| JP4571320B2 (ja) | 半導体チップパッケージ | |
| JPH10200021A (ja) | ボトムリード半導体パッケージ | |
| JPH10189840A (ja) | 半導体パッケージの構造及びパッケージ方法 | |
| JPS61168940A (ja) | 半導体装置 | |
| JPH09186272A (ja) | 外部露出型ヒートシンクが付着された薄型ボールグリッドアレイ半導体パッケージ | |
| JPS58122753A (ja) | 高密度チツプキヤリア | |
| JP2772986B2 (ja) | 半導体装置 | |
| JPH0823068A (ja) | リードフレームおよびそれを用いて構成された半導体装置 | |
| JPS61101061A (ja) | 半導体装置 | |
| KR200169730Y1 (ko) | 반도체 패키지의 리드프레임 | |
| JPS6224652A (ja) | 半導体装置 | |
| JP3127948B2 (ja) | 半導体パッケージ及びその実装方法 | |
| JPH0714021B2 (ja) | 樹脂封止型半導体装置 | |
| KR100206886B1 (ko) | 컬럼형 패키지 | |
| JPH06342818A (ja) | 半導体装置 | |
| JPS6132558A (ja) | 半導体装置 | |
| JP2890795B2 (ja) | 混成集積回路 |