JPS6117366B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は可変等化器、更に詳しくいえば同軸ケ
ーブル、パアケーブル等の伝送線路の周波数特性
が、伝送線路の長さや、その他の要因によつて変
動するのを補償する回路に係る。

従来この種の可変等化器としては回路装置の構
成が簡単ないわゆるボーデ型可変等化器が使用さ
れている。このボーデ型可変等化器の伝達関数は Ｆ（ｘ）＝ｘ＋Ｙ／ｘＹ＋１ で表わされる。ここでｘは周波数に依存しない可
変値でありＹは一定の周波数特性を有する関数で
ある。このような伝達関数を乗積回路で実現する
ためにはフイードバツク回路を必要とする。その
ため、高速の回路としては適当でなく、特に近時
光フアイバ通信システムの進展により、極めて広
帯域で使用する場合が多くなつているがこのよう
に広帯域高速動作を必要とする等化器として従来
のボーデ型可変等化器では適当でない。

又、フイードバツク回路を使用しない可変等化
器が知られている（米国特許第3652952号）が、
その具体的回路構成においては、可変特性が異
り、かつ相互に一定の関係を有する回路を必要と
し、これを精度よく実現することが困難なため、
また回路の自由度が小さいため補償誤差を少なく
することが原理的に困難であつた。

したがつて本発明の目的は高速動作が可能かつ
回路構成が比較的簡単な可変等化器を実現するこ
とである。本発明の他の目的は補償精度が高く、
集積回路化が可能な可変等化器を実現することで
ある。

本発明は上記目的を達成するため可変等化器の
回路構成を次のように構成したことを特徴とす
る。

入力端子に縦続的に接続され、一の制御系によ
つて共通に制御される同一特性を有した一以上可
変回路と、前記可変回路の入出力信号を入力と
し、その入力に一定の係数を乗ずる複数個の固定
係数回路と、前記各固定係数回路の出力を可算す
る可算回路とから構成される。

上述する如く、本発明の構成においては回路構
成においてフイードバツク回路を必要としないた
めに高速動作に適している。

又可変特性を有する複数個の回路はいずれも同
一の特性を有するためその回路構成が簡単とな
る。

本発明は上述の目的、特徴ならび他の目的、特
徴は下述する図面を用いた詳明によつて更に明ら
かとなるものと思う。

第１図は本発明による可変等化器の一般的構成
における等価回路を示す。

同図において１および２はそれぞれ等化器の入
力端子および出力端子、３−１，……３−ｎは同
一の可変特性を有する周波数に依存しない可変回
路であつて上記入力端子に直列に接続された第１
の回路であり、４−１，４−２，……４−ｎは係
数付加回路で、上記第１の回路の入，出力を入力
とし、その各出力は加算器５で加算され、出力端
子に導かれる。

なお、係数付加回路４−１，４−２，……等は
後述実施例の如く実際の回路構成においては部分
的に共通に形成され、かつ、抵抗素子、および周
波数に依存するインピーダンス回路とで構成され
る。

上記回路の可変特性、すなわち伝達関数Ｆ
（ｘ）は で表わされる。

上述する如く、基本的回路構成において、フイ
ードバツク回路を構成しないで、高速の信号に対
しても誤差の増大、発振現象を起すことなく動作
する。

さらに可変特性を有する第１の回路３−１，３
−２，……３−ｎが同一の回路で構成するため、
設計、製造が容易となる。例えば複数個の可変回
路を構成する可変抵抗を同一の制御電流または電
圧で共通に制御できる。

第２図は上記原理に基いてなされた伝達関数が
変数ｘの２次式で表わされる本発明による可変等
化器の一実施例の回路図である。この可変等化器
の伝達関数Ｆ（ｘ）は Ｆ（ｘ）＝a₂x²＋a₁＋a₀ で表わされ、この係数a₂，a₁，a₀は a₂＝4.167Y⁰.⁹−6.67Y^-0.¹＋2.5Y^-0.⁹⁵ a₁＝−5.417Y⁰.⁹＋6.67Y^-0.¹−1.25Y^-0.⁹⁵ a₀＝1.5Y⁰.⁹−0.6Y^-0.¹＋0.1Y^-0.⁹⁵ に設定されている。第２図において、第１図と同
一番号を付す部分は同一の機能回路を表わす。回
路３−１，３−２は同一の回目であつて、可変抵
抗Ｒ２、固定抵抗Ｒ２と演算増巾器６−１，６−
２で構成される。

演算増巾器の利得が十分大きい場合は入力端
IE（イマジナリアース）の電位は零とみなすこ
とができ、したがつて回路の伝達関数は −Ｒ２／Ｒ１（＝−ｘ）となり、この可変範囲を０か ら−１に設定する。上記可変回路の入出力を図示
の如く抵抗素子Ｒ３〜Ｒ１１を介してトランジス
タTR１〜TR３のベースに接続する。抵抗素子Ｒ
３〜Ｒ１１の入力電位をｖ_1oとし、トランジスタ
の出力電位をｖ_pとすればｖ_p＝Ｒ_ｆ／Ｒ_Ｎｖ_ioで表わさ
れ る。

トランジスタTR１，TR２，TR３の出力はそ
れぞれ周波数依存性を有する回路７，８および９
に加えられる。これらの回路７，８，および９は
それぞれＹ⁰.⁹，−Ｙ⁰.¹およびＹ⁰.⁹⁵の特性を有す
るものである。

各回路の出力は加算器５に加えられ、出力端子
からその等化出力が得られる。

入力端子１への入力電圧をViとすれば抵抗Ｒ
３，Ｒ４……Ｒ１１の入力電圧は、それぞれvi，
−xvi，x²vi，vi，x²vi，−xv₁′x²v₁−xviおよびvi
となる。又Rf１とＲ３，Ｒ４，Ｒ５との比をそ
れぞれ1.5，5.417，4.167，Rf２とＲ６，Ｒ７，
Ｒ８との比をそれぞれ0.6，6.67，6.67，Rf３と
Ｒ９，Ｒ１０，Ｒ１１との比をそれぞれ2.5，
1.25および0.1とすると加算器の出力は ｛（4.167Y⁰.⁹−6.67Y⁰.¹＋2.5Y^-0.⁹⁵）x²＋ （−5.417Y⁰.⁹＋6.67Y^-0.¹−1.25Y^-0.⁹⁵）ｘ＋ （1.5Y⁰.⁹−0.6Y^-0.¹＋0.1Y^-0.⁹⁵）｝viとなり、した
がつて、前述の式が実現できる。

上記２次式による場合の上記式が成立するよう
に数値を設定した場合Ｙの可変範囲±18dBに対
し誤差を±1dBにおさめることができる（ちなみ
に同一のＹの可変範囲に対し従来のものでは±
2dBである）。

以上本発明を可変特性が２次の場合について説
明したが、本実施例に限定されるものでないこと
は明らかであり、次数を高くすれば誤差は更に小
さくなることは当然であり、又回路構成において
も実施例に限定されないことは明らかである。例
えばトランジスタTR１，TR２，TR３を用いる
ことなく回路７〜９に含めて構成することもでき
る。

第３図ａおよびｂはそれぞれ本発明による一次
の可変等化器と従来の一次の可変等化器の構成を
示す図である。

一次の場合誤差は若干ふえるが、回路構成が簡
単となるので実用的の場合が多い。ａ図の場合は
第１図の場合と同じで、その伝達関数はa₁x＋a₀
で表わされる。ｂ図のものは従来知られている可
変等化器の構成で係数回路の係数をＡとし可変回
路は可変値ｘと１−ｘをもつ２つの回路３１およ
び３２で構成され、その伝達関数はAx＋（１−
ｘ）となる。したがつて次数は共に一次であるが
係数を決定する場合ａ図による場合は自由度が２
となり、ｂ図のものは１となり誤差を小さくする
場合本発明によるａ図のものが有利となる。更に
可変回路はａ図のものは一個であり、ｂ図のもの
は２個となり、更にその可変回路が互に異るため
設計、制御共にａ図に示した場合が極めて有利と
なる。

【図面の簡単な説明】

第１図は本発明による可変等化器の原理的構成
を示すブロツク図、第２図は本発明による２次の
伝達関数を有する可変等化器の一実施例の回路
図、第３図ａ，ｂはそれぞれ本発明および公知の
一次の伝達関数を有する可変等化器を比較するた
めの構成図である。 １……入力端子、２……出力端子、３……可変
回路、４……係数回路、５……加算回路、７，
８，９……周波数依存性を有する回路。

Claims (1)

1. 【特許請求の範囲】 １ 入力信号が入力される入力端に縦続的に接続
   され、一の制御系によつて共通に制御され、周波
   数に依存しない同一の可変特性を有する一以上の
   可変回路と、該入力信号及び該可変回路の出力信
   号をそれぞれ入力とし、その入力に周波数に依存
   する一定の係数を乗ずる複数個の固定係数回路
   と、該固定係数回路の出力を加算して出力する加
   算回路とからなることを特徴とする可変等化器。 ２ 特許請求の範囲第１項記載の可変等化器にお
   いて、上記可変回路の可変値をｘとし、上記固定
   係数回路の係数をa₁（ｉ＝０，…ｎ，ｎは可変回
   路の数）としたとき、可変等化器の伝達関数が 【式】 と設定された可変等化器。