JPS61179833U - - Google Patents
Info
- Publication number
- JPS61179833U JPS61179833U JP6160785U JP6160785U JPS61179833U JP S61179833 U JPS61179833 U JP S61179833U JP 6160785 U JP6160785 U JP 6160785U JP 6160785 U JP6160785 U JP 6160785U JP S61179833 U JPS61179833 U JP S61179833U
- Authority
- JP
- Japan
- Prior art keywords
- mos
- gate
- fet
- source
- pulse transformer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
Description
第１図は本考案に係るＭＯＳ・ＦＥＴの駆動回
路の一実施例を示す図、第２図は第１図を説明す
るための波形図、第３図は本考案の他の一実施例
を示す図である。 １，２……主回路端子、３……負荷、４……Ｍ
ＯＳ・ＦＥＴ、５，５′……ダイオード、６，９
……パルストランス、７……制御回路、８，８′
……半導体スイツチ。
路の一実施例を示す図、第２図は第１図を説明す
るための波形図、第３図は本考案の他の一実施例
を示す図である。 １，２……主回路端子、３……負荷、４……Ｍ
ＯＳ・ＦＥＴ、５，５′……ダイオード、６，９
……パルストランス、７……制御回路、８，８′
……半導体スイツチ。
Claims (1)
- パルストランスを介してＭＯＳ・ＦＥＴのゲー
ト―ソース間に複数の細分化パルスからなるオン
信号を与えるオン信号発生器、前記パルストラン
スの２次巻線とＭＯＳ・ＦＥＴのゲート―ソース
間に直列接続されてそのゲート容量の電荷が前記
パルストランスの２次巻線を介して放電されるの
を防止するダイオード、及び前記ＭＯＳ・ＦＥＴ
のゲート―ソース間に接続されたオフ用の半導体
スイツチからなることを特徴とするＭＯＳ・ＦＥ
Ｔの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160785U JPS61179833U (ja) | 1985-04-24 | 1985-04-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160785U JPS61179833U (ja) | 1985-04-24 | 1985-04-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61179833U true JPS61179833U (ja) | 1986-11-10 |
Family
ID=30590035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6160785U Pending JPS61179833U (ja) | 1985-04-24 | 1985-04-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61179833U (ja) |
-
1985
- 1985-04-24 JP JP6160785U patent/JPS61179833U/ja active Pending