JPS61180281A - レ−ザプリンタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電算写植や軽印刷等に用いられるレーザプリ
ンタ装置に関するものである。

従来の技術 レーザプリンタ装置においては、画像メモリ内に文字群
をドツトの集合として配置し、その結果をレーザプリン
タにて打ち出すことにより、文字群を出力している。こ
の場合画像メモリは、ワード単位でのアクセスしかでき
ないため、文字の細かな位置を決める際に、となりの文
字等との境界部において、となりの境界部が新しい文字
により書き直される場合がある。従って新しい文字を書
き込む場合は、ワードの区切り部分を中央処理装置（以
下ｒＣＰ’ＵＪと称す）で読み取り、新しい文字ととも
に書きなおす必要があり、演算のためのかなりの時間が
かかる。

以下、従来のレーザープリンタ装置の重ね書き機能につ
いて説明する。第２７図は画像メモリ上に展開された文
字を示している。ここでは「大」という文字がはじめに
書かれており、次に「小」という文字が書き込まれた場
合を示している。この場合、「小」という文字がワード
単位で書き込まれると、以前書かれていたｒ大」という
文字の右端が欠けることになり、従って境界のワードは
ソフトウェアで重ね書きを行なわなければならない。

発明が解決しようとする問題点 上記従来構成によれば、ソフトウェアにより重ね書きを
行なっていたので、文字を高速で再現することができな
かった。

本発明は上記問題点を解消したレーザプリンタ装置を提
供することを目的とする。

問題を解決するための手段 上記問題を解決するため、本発明のレーザプリンタ装置
は、画像メモリ上に重ね書きを行なう重ね書き手段を設
け、ソフトウェアの介在なしに自動的にハードウェアに
より重ね書きを行なう構成としたものである。

作用 上記構成によれば、画像メモリ上に文字を生成させる場
合、ワード単位でのアクセスを意識することなく書き込
めるハードウェアによる重ね書き機能を備えたので、ソ
フトウェアでのワードの境界での重ね書きが必要でなく
、高速に重ね書きが可能となる。

実施例 以下、本発明の一実施例を第１図〜第２６図に基づいて
説明する。

第１図は本発明の一実施例におけるレーザプリンタ装置
のハードウェア構造を示すものである。

レーザプリンタコントローラ（１）と画像メモリ（２）
とフォントデコーダ（３）とによりシステムが構成され
ている。レーザプリンタコントローラ（１）は、画像メ
モリ（２）とフォントデコーダ（３）とを支配下におき
、フォントデコーダ（３）に対して圧縮データのデコー
ドを指示し、画像メモリ　（２）に対してはデコードさ
れた文字群をレーザプリンタへ転送するよう指示する。

画像メモリ（２）は、出力される用紙に対応したフルビ
°ットマップメモリである。

フォントデコーダ（３）は、圧縮アルゴリズムにより、
圧縮されたフォントデータをデコードするブロックであ
る。

本実施例では、文字の圧縮技術を用いているため、以下
に圧縮アルゴリズムを説明する。圧縮方式としては既知
の二次元予測分割方式を使っており、以下この圧縮技術
について簡単に説明する。

第２図に示すように、画像の２次元構造における相関を
利用して、圧縮をおこなう。具体的には、先行するいく
つかの画素を参照画素として予測し、予測不一致を有意
点とする。圧縮するには、原画素列（Ｘｉ）、予測画素
列（Ｘｉ）、予測誤差列（ＹＬ）とした時、予測処理で
は、既に走査が終った画素３一 系列（Ｘ、０．Ｘ、２・・・）を参照画素として、現時
点の画素Ｘ４の値を予測し、予測値Ｘ４と現画素ｘ４と
が一致すれば「０」、一致しない時は［１」となる予測
誤差列（Ｙ４）に変換する。従ってｙ、＝ｘ、Φ↑４ ここで、予測関数としては、第２図に示すものを使う。

予測誤差列（Ｙ４）は、当然、原画素列（ｘＬ）と同じ
ビット数が必要である。これを情報源分割を行ない、局
所符号で圧縮する。二値符号で一方の符号が圧倒的に多
い確率であられれる時、局所符号を使う。第３図に符号
語列及び事象を示す。

二つのモードに情報源分割をおこない、予測関数の一致
率の高い方をストロングモード、−数字の低い方をウィ
ークモードとする。これらを組み合わせて、圧縮をする
。

さらに高効率圧縮を実現するため、文字群全体の圧縮を
バイト単位でおこなう。第４図に示すごとく、圧縮コー
ドの先頭はバイト単位であり、これにより、圧縮コード
の先頭をワード単位でおこなうよりも文字群全体の圧縮
率は上がることになる。

ここでは特に文字のデコード、転送等について、フォン
トデコーダ（３）を詳細に説明する。第５図にフォント
デコーダ（３）の構成を示す。バス（４）には、アドレ
ス、データ及びコマンドが入出力されている。デコード
部（５）は圧縮アルゴリズムにより圧縮された圧縮デー
タを高速デコードする。デコード結果はデコードＲＡ　
Ｍ　（６）に書き込まれる。

デコードＲＡ　Ｍ　（６）のアドレッシングは、中央演
算装置（以下ｒＣＰＵＪと称す）（７）経由でアップダ
ウンカウンタ（８）とビットシフトカウンタ　（９）と
を制御することによりおこなわれる。デコードデータを
出力する場合は、デコードＲＡ　Ｍ　（６）よりデータ
セレクタ（１０）経由で１ドツト単位で読み出される。

ドツト単位のデータは、次の直航変換器（１１）で１６
ドツトにそろえられ、データバッファ（１２）を介して
データとしてバス（４）に送り出される。このとき、直
接メモリアクセスコントローラ（以下ｒＤＭＡｃＪと称
す）（１３）と、第１の全加算器（１４）と、第２の全
加算器（１５）と、アドレスレジスタ（１６）とを使い
、アドレスバッファ（１７）経由でバス（４）にアドレ
スが出力され、かつ、コマンド（リードコマンド又はラ
イトコマンドまたは重ね書きコマンド）が、Ｄ　Ｍ　Ａ
　Ｃ（１３）にて、コマンドバッファ（Ｉ８）経由でバ
ス（４）に出力される。これらのアドレスとデータとコ
マンドとにより、画像メモリ（２）ヘデコードされた文
字が展開される。

なお（１９）はパラメータエリア、（２０）はＲＯＭ及
びＲＡＭからなるメモリである。

第６図にデコード部（５）の構成を示す。レーザプリン
タコントローラ（１）により、フォントデコーダ（３）
のパラメータエリア（１９）へ、圧縮コードの格納番地
、バイト数、転送先等のパラメータが書き込まれる。こ
れをもとにｃ　ｐ　Ｕ　（７）は必要なパラメータをＤ
　Ｍ　Ａ　Ｃ（１３）や第２の全加算器（１５）やアッ
プダウンカウンタ（８）などにセットし、直接データア
クセス（以下ｒＤ’ＭＡＪと称す）にて画像メモリ（２
）内の圧縮コードエリアより圧縮データを圧縮データＲ
Ａ　Ｍ　（２１）へ格納する。圧縮データＲＡ　Ｍ　（
２１）のデータ格納のためのアドレッシングは、２−１
セレクタ（２２）にて第５図のアップダウンカウンタ（
８）よりおこなわれる。デコードのスタートはｃ　ｐ　
Ｕ　（７）より指令され、圧縮データＲＡ　Ｍ　（２１
）より圧縮データ用シフトレジスタ（２３）に１ワード
ずつロードされる。ここで、高速転送のためにワード転
送されてきた圧縮コードは、高効率圧縮実現のためにバ
イト単位にて組み立てられているため、２つのバイトで
構成されているワードのどちらのバイトが圧縮コードの
先頭かを判断しなければならない。第７図に示すごとく
、２つの場合が考えられる。つまりワードの中の先頭バ
イトがはじまりの場合と、後のバイトがはじまりの場合
とである。この場合第８図に示す圧縮データ取り出しブ
ロックのＲＡＭインクリメントカウンタ（２４）をプリ
セットカウンタとし、バイト単位でのインクリメントが
可能であるとする。この場合ＲＡＭインクリメントカウ
ンタ（２４）のスタートアドレスを「０」か「１」かに
することにより可能であり、圧縮コードの格納アドレス
はバイト単位であり、パラメータエリア（１９）より格
納アドレスの一番最下位のビットを判断することにより
「０」か「１」かを判断できる。ＣＰ　Ｕ　（７）にて
この判断をおこない、ＲＡＭインクリメントカウンタ（
２４）へ「０」か「１」かをプリセットすることにより
、自動判断が可能となる。第９図に圧縮データストリー
ムを示す。第８図の圧縮データ取り出しブロックにおい
て、まず圧縮データＲＡＭ（２５）からｒｌ’ｏｏｏｏ
ｏ１０Ｊ　というデータが読み出されると、これが並列
−直列シフトレジスタ（２６）にロードされ、８個のシ
フトクロックにより、直列−並・列シフトレジスタ（２
７）ヘロードされる。

シフトクロック８個にてＲＡＭインクリメントカウンタ
（２４）はカウントアツプし、圧縮データＲＡＭ　（２
５）のアドレスをインクリメントする。さらに８個のク
ロックのおわりで、並列−直列シフトレジスタ（２６）
ヘロードされる。従って、並列−直列シフトレジスタ（
２６）にはｒｌｏｏｏｏｏｌｏＪ、直列−並列シフトレ
ジスタ（２７）にはｒｌｌｏｌｌｌｏｏ」というデータ
列がはいる。直列−並列シフトレジスタ（２７）の結果
は、第６図のストロング力ウンタ（２８）とウィークカ
ウンタ（２９）とへ入力される。このとき、シフトレジ
スタ群（３０）より、前ライン情報と、前値（イニシャ
ルの場合は前ライン情報はすべて「Ｏ」、前値ｒＯＪと
仮定）との結果により、第１０図に示す演算を予測関数
発生部（３１）とＭＯＤＥ判別部（３２）とでおこなう
。ＭＯＤＥ判別部（３２）で演算された結果、例えば、
ストロングモードであったとする。この場合、圧縮デー
タストリームにおいて先頭は［１」であるため、第１１
図におけるストロングモード表において、８ビツト長の
コードであることがわかる。このため、先頭の「１」を
はぶいた次からの７ビツトの反転がストロングカウンタ
（２８）ヘロードされる。次にこれらの８ビツトのコー
ドは、ストロングカウンタ（２８）で使われたために不
要となり、８ビツト分ストロングシフトカウンタ　（：
ｉ３）にてシフトされ。

新しいデータ列がストロングカウンタ（２８）とウィー
クカウンタ（２９）とへ入力される。これと同時に、予
測関数発生部（３１）よりのデータと、ストロングカウ
ンタ（２８）のキャリアとの排他的論理和がイクスフル
ーシブオア回路（以下ｒＥ　−ＯＲＪと称す）（３４）
にてとられ、これがシフトレジスタ群（３０）と直列−
並列変換部（３５）とへ入力される。また特に第９図に
おいて、コード「０」は、ストロングモードとウィーク
モードとの双方においてともにパターンとして「Ｏ」の
列をもつため１例えばストロングモードにおい、て、コ
ードｒＯＪがきた場合、ストロングカウンタ（２８）に
は７ビツト「０」がロードされ、２７つまり１２８個の
ストロングドツトをもつことができる。２ドツト目の再
生は、同様にシフトレジスタ群（３０）の値と、１ドツ
ト目に再生した値とで、再度、第１０図の演算をおこな
い、予測関数及びＭＯＤＥ関数を演算する。例えばＭＯ
ＤＥ関数がＷＥＡＫであれば、第９図よりウィークＭＯ
ＤＥとしてコードｒｌｌＯＪと判定され、ウィークカウ
ンタ（２９）ヘロードされる。また、ウィークカウンタ
（２９）の結果と予測関数との排他的論理和がとられ、
再度シフトレジスタ群（３０）並びに直列−並列変換部
（３５）へ入力される。このような手順で、デコードが
おこなわれていき、直列−並列変換部（３５）で１６ド
ツト単位で、パラレルデータとしてデコードＲＡ　Ｍ　
（６）へ書き込まれる。なお第６図において、（３６）
はＲＡＭインクリメントカウンタ、（３７）はクロック
コントロール、（３８）はウィークシフトカウンタ、（
３９）は横ドツトカウンタ、（４０）はデコードＲＡＭ
への書き込みカウンタ、（４１）（４２）はＯＲ回路、
（４３）はＡＮＤ回路であり、第８図において、（４４
）はストロングシフトカウンタ、（４５）はＡＮＤ回路
である。

次にデコードデータの画像メモリ（２）への書き込みに
ついて説明する。第１２図にデコードＲＡＭの周辺につ
いてその詳細を記す。ＣＰ　Ｕ　（７）からの指令によ
り、第１のアップダウンカウンタ（４６）及び第２のア
ップダウンカウンタ（４７）が、２−１セレクタ（４８
）経由で起動される。デコードＲＡ　Ｍ　（４９）は第
１３図の構成であり、Ｘ方向、Ｙ方向にて格納エリアが
構成されている。デコードデータのデコードＲＡ　Ｍ　
（４９）への格納時は、■ワード単位で格納する。この
とき、第１のアップダウンカウンタ（４６）及び第２の
アップダウンカウンタ（４７）は通常のアップモードで
ある。第１４図にスキャン方向を示す。Ｘ方向を先にア
ップモードでスキャンし、次にＹ方向をアップモードで
スキャンする。デコードデータのデコードＲＡ　Ｍ　（
４９）からの読み出しに関しては、文字の回転をおこな
うために、カウンタのスキャンを以下の具合に変化させ
ることにより得る。まず回転無しの場合、第１４図に示
すごとく、書き込みと全く同じスキャン方向をとればよ
い。第１５図に示すように、１８０°回転の場合は、Ｘ
方向ダウンカウント、Ｙ方向ダウンカウントにてスキャ
ンすることにより得られる。

−９０°回転の場合、Ｙ方向アップカウント、Ｘ方向ダ
ウンカウントにてスキャンし、＋９０°回転の場合、Ｙ
方向ダウンカウント、Ｘ方向アップカウントにてスキャ
ンすることにより得られる。

次にビットシフト動作について説明する。画像メモリ（
２）上へは１ワ一ド単位での転送であるため、転送時に
すでにビットシフトをおこなっていなければならない。

第１６図に示すごとく、文字の左端からのｒＯＪのつめ
込み方により、ピットシフト量を調整することができる
。１ワードを１６ビツトで構成したとすると、「０」か
ら「１５」までのビットシフトが可能であればよいこと
になる。

さらにピッ１へシフトまで含めてワード単位で転送する
ため、文字の最後に「０」をつめ込む必要がある。この
「０」パディングまで含めて、トータルでｎワードとし
て画像メモリ（２）上へ書き込む。

第１２図に示すビットシフト部のハードウェアは、ビッ
トシフ１−カウンタ（５０）、アップダウンカウンタ（
４６）、アドレス−数回路（５１）、デコードＲＡＭ（
４９）、２−１セレクタ（４８）、直列−並列シフトレ
ジスタ（５２）、Ｄフリップフロップ（５３）等により
構成されている。第１７図に１ワ一ド分を詳細にみたタ
イミングを、また第１８図に全体をみたタイミングを示
す。ＤＭＡスタート信号の反転信号の入力と同時にビッ
トシフトカウンタ（５０）にＣＰ　Ｕ　（６）にて設定
されたシフト量がロードされ、ビットシフトカウンタ（
５０）のＴＣ（ターミナルカウント）が［１」になるま
で、第１及び第２のアップダウンカウンタ（４６）　（
４７）はロードされっばなしであり、この間、直列−並
列シフトレジスタ（５２）にはｒＯＪがつめ込まれる。

ビットシフトカウンタ（５０）がＴＣに達すると、第１
及び第２のアップダウンカウンタ（４６）　（４７）が
動作しはじめる。シフトクロックは１６発でＤＲＱ　（
ＤＭＡリクエスト）が発報されるが、このため、ビット
シフト量まで含めた形で、画像メモリ（２）へ送り出さ
れる。またアドレス一致回路（５１）により、１ライン
の文字終了位置が検出されると、Ｄフリップフロップ（
５３）がリセットされ、再度ビットシフトカウンタ（５
０）にロードがかかり、かつ、第１及び第２のアップダ
ウンカウンタ（４６）　（４７）にもロードがかかる。

これから以降、シフトクロックが１６発に達するまでロ
ードされており、カウンタは停止している。このため、
直列−並列シフトレジスタ（５２）には次のＤＲＱがく
るまで「０」がはいりつづける。従って、トータルでｎ
ワードの前後に「０」がつめ込まれた形で画像メモリ（
２）へ送られる。次のラインも同様にして送出され、全
体的にシフトされた形で文字が再現される。ＤＭＡにて
画像メモリ（２）へ書き込むため、画像メモリ（２）ヘ
アドレスを送出しなければならない。このためＤ　Ｍ　
Ａ　Ｃ（１３）よりアドレスを発生しなければならない
のであるが、単なるアドレス発生だけではだめで、第１
３図に示すようなデコードＲＡＭに対応したアドレスを
発生しなければならない。第１９図に画像メモリ（２）
の様子を示す。紙幅に対応した画像メモリ（２）の横ド
ツトのワード数を（ｕ＋ｎ＋Ｒ）ワードとし、文字サイ
ズをｎワードとする。ここで初期設定としてのスタート
アドレスを決めると、ｎワード後に（Ｒ＋見）現在のア
ドレスに加算することにより、スタートアドレスから１
ライン下のアドレスヘジャンプすることになる。これを
繰り返すことにより、第２０図に示すように、文字とし
ての構成がとれることになる。第２１図にアドレス折り
返し機構のハードウェア構成、第２２図にそのタイミン
グを示す。

初期設定として、スタート前に（Ｒ＋ｕ）レジスタ（５
４）に（Ｒ＋ｕ）値を入れておき、かつｎカウンタ（５
５）にレジスタ（５６）経由で折り返し値ｎを入れてお
く。レジスタＮ　（５７）は最初ＤＭＡスタート＝１５
− 信号の反転信号によりクリアしておく。ＤＭＡＣ（５８
）のイニシャルアドレスを（Ｍ−（Ｒ−ｕ））としてス
タートさせると、第２の全加算器（５９）の出力は（Ｒ
十立）、Ｉ）　Ｍ　Ａ　Ｃ（５８）のアドレスは（Ｍ　
−（Ｒ＋見））であり、従って、第１の全加算器（６０
）の出力はＭとなる。次の転送で、（Ｍ＋１）、（Ｍ＋
２）・・・となり、（Ｍ＋ｎ）転送後、ｎカウンタ（５
５）よりレジスタＮ　（５７）へ現在の第２の全加算器
（５９）の値が記憶される。従って、第２の全加算器（
５９）の出力は２（Ｒ＋見）となり、次の転送で第１の
全加算器（６０）の出力は（Ｍ−（Ｒ＋１）＋ｎ　＋２
（Ｒ＋ｕ））＝（Ｍ”＋　（Ｒ生立）＋ｎ）となり、ス
タートアドレスＭの真下のアドレスとなる。以下これを
繰り返すことにより、画像メモリ（２）へ文字が再現さ
れることになる。第２２図のタイミング図にｎ＝８とし
たときの様子を示す。なお第１２図において、（６１）
は１６−１セレクタ、（６２）〜（６４）はＡＮ［）回
路、（６５）はインバータであり、第２１図において、
（６６）はバッファ、（６７）　（６８）はＡＮＤ回路
である。

次に画像メモリ（２）上における重ね書きについて説明
する。画像メモリ（２）は、ワード単位でのアクセスし
かできないため、文字の細かな位置を決める際に、とな
りの文字との境界部において、となりの境界部が新しい
文字により書き直される場合がある。従って新しい文字
を画像メモリ　（２）へ書き込む場合は、以前の文字と
で重ね書きが必要になってくる。第２３図に画像メモリ
（２）上の様子を示す。ワードの境界は、次のワードの
先頭に含まれており、通常の書き込み方だけであれば、
以前に書かれた部分が書き直されてしまう。従って、書
き込みをおこなう場合は、重ね書きが必要となる。この
ために画像メモリ（２）に重ね書き機能をもたせること
により解決する。第２４図にハードウェア構成、第２５
図にそのタイミングを示す。

まず重ね書きをおこなうには、フォントデコーダ（３）
より出力されるアドレスとデータと書き込み信号（ＷＴ
）と重ね書き信号とにより、ビットマツプメモリ（６９
）よりデータが双方向バッファ（７０）経由にてレジス
タ部（７１）へ取り込まれる。ここで、取り込まれた後
、データバッファ（７２）経由にて取り込まわでいた入
力データが、オアゲート（７３）にて、レジスタ部（７
１）よりの読み出しデータと重ねられ、双方向バッファ
（７０）経由にて再度ビットマツプメモリ（６９）へと
書き込まれる。これを繰り返すことにより、ワードの境
界を意識することにより重ね書きができ、文字を任意の
位置（ビット単位）に書くことができる。また通常の書
き込み、読み出しについては、第２６図のタイミング図
に示す通りＷＯＲ信号を制御することにより可能であり
、レジスタ部（７１）の出力を「０」にすることにより
、入力データとレジスタ部（７１）の出力「０」とが重
ねられ、結局、入力データが双方向バッファ（７０）経
由でビットマツプメモリ（６９）へ書き込まれることに
なる。なお第２４図において、（７４）はタイミング作
成回路である。

以上のように本実施例によれば、ライトオア機能を設け
ることにより、画像メモリ上で、自動的に読み出し、オ
ア、再書き込みを行なうので、高速で重ね書きができる
。

発明の効果 以上述べたごとく本発明によれば、ハードウェアによる
ライトオア機能を設けたので、隣りの文字とのワードの
境界で必要な重ね書き動作を、ソフトウェアで行なう必
要がなく、高速に重ね書きを行なえる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるレーザプリンタ装置
の要部の構成図、第２図は予測関数及びモード関数の説
明図、第３図は圧縮コード及びデコード列の説明図、第
４図は圧縮データ列の説明図、第５図はフォントデコー
ダの回路ブロック図、第６図はフォントデコーダのデコ
ード部の回路ブロック図、第７図は圧縮コードのワード
及びバイト判別タイミングの説明図、第８図は圧縮コー
ド取り出し部の回路ブロック図、第９図は圧縮コード列
の説明図、第１０図はデコード結果と予測関数とモード
関数との説明図、第１１図はストロングモード及びウィ
ークモードにおけるコードならびにパターンの説明図、
第１２図はデコードＲＡＭ周辺部の回路ブロック図、第
１３図はデコードＲＡＭ構造の説明図、第１４図は回転
無しの場合のデコードＲＡＭスキャン方向の説明図、第
１５図は回転有りの場合のデコードＲＡＭスキャン方向
の説明図、第１６図はビットシフト構造の説明図、第１
７図はビットシフトにおける１ワ一ド分のタイミングの
説明図、第１８図はビットシフトにおける全体のタイミ
ングの説明図、第１９図は画像メモリ上におけるアドレ
ス折り返し機構の説明図、第２０図は画像メモリ上にお
けるアドレス折り返し機構の説明図、第２１図はアドレ
ス折り返し機構におけるハードウェアの回路ブロック図
、第２２図はアドレス折り返し機構のタイミングの説明
図、第２３図は画像メモリ上における文字の展開の説明
図、第２４図は画像メモリ上における重ね書き機構のハ
ードウェアの回路ブロック図、第２５図は重ね書きの場
合のタイミングの説明図、第２６図は重ね書きでない通
常の場合のタイミングの説明図、第２７図は画像メモリ
上における文字の展開の説明図である。 （１）・・・レーザプリンタコントローラ、（２）・・
・画像メモリ、（３）・・・フォントデコーダ、（６９
）・・・ビットマツプメモリ、（７０）・・・双方向バ
ッファ、（７１）・・・レジスタ部、（７２）・・・デ
ータバッファ、（７３）・・・オアゲート、（７４）・
・・タイミング作成回路代理人　　　森　　本　　義　
　弘 第２図 Ｘ＝　ＡＢ＋（Ａ＋Ｂ）（ＣＬ＋と１）Ｌ雪ＡＢＣＤＥ
　＋Ａ　ＢｃｏＥ （Ｌ−ド　Ｍｒｔ＝Ａａｏ＋　ＡａＢ　）第３図 ２ｆ″′＝Ｎ 第８図 第２図 第１θ図 第１／図 （１）　　ストロングモード （２〕　　〜イークモード。 第１３図 り一−ｒ−ノ １６じ・Ｉト 第１４図 Ｘ１５＠；ｕｐｖつ＞ト、　　Ｙ方向：ｕＰカウ＞）＋
：ＴＸ）ｆｋより！ｌｆ、トス六Ｖンする リ　　　　ト約５０ 第７６図 ＣＬＫ （ＭＱ ＲＱ θ　ＬＯＣＫ 第７７図 の■■（ 」目■月 第１り図 面像メモリ 第２０図

Claims (1)

【特許請求の範囲】
1. １、画像メモリ上に重ね書きを行なう重ね書き手段を備
   え、ソフトウェアの介在なしに自動的にハードウェアに
   より重ね書きを行なう構成としたレーザプリンタ装置。