JPS61180331A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS61180331A JPS61180331A JP60221271A JP22127185A JPS61180331A JP S61180331 A JPS61180331 A JP S61180331A JP 60221271 A JP60221271 A JP 60221271A JP 22127185 A JP22127185 A JP 22127185A JP S61180331 A JPS61180331 A JP S61180331A
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- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 6
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- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract 1
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- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 3
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路装置に関し、特にモノリシ、り集積
回路化に好適なデジタル論理同時に関するものである。
回路化に好適なデジタル論理同時に関するものである。
デジタル論理集積回路のＬＳＩ化に伴ない、内部節点の
数が張線的に増大し、特にこれが記憶素子（状態フリ、
グ・フロ、１等）を含む場合、かかるＬＳＩ全体のテス
ト方法が極めて複雑化している事は周知のとお秒である
。これに対して有効な方法として、フリップ・フロップ
を論理回路内の要所要所に整理していくつか、の群にわ
けて設け、通常の動作モードと異なるテスト動作毎−ド
時において各ツリ、プ・フロ。
数が張線的に増大し、特にこれが記憶素子（状態フリ、
グ・フロ、１等）を含む場合、かかるＬＳＩ全体のテス
ト方法が極めて複雑化している事は周知のとお秒である
。これに対して有効な方法として、フリップ・フロップ
を論理回路内の要所要所に整理していくつか、の群にわ
けて設け、通常の動作モードと異なるテスト動作毎−ド
時において各ツリ、プ・フロ。
グ群を独立にシフトレジスタとして動作させ、そのクロ
ック入力及びデータ人・出力等を外部へ出す事により、
任意の時点で任意のフリップ・フロップの状態を続出し
たり書きかえたりする方法（所謂スキャンパス方式） により、一般の順序論理を組合せ論理化してテストを簡
単にする方法が知られている。この方法は確かにＬＳＩ
のテスト方法を簡明にするので極めて有効であるが、欠
点は、そのだめのテスト人・出力端子が著増する事であ
る。この事は、大規模な論理回路が、集積回路としては
低集積規模のものを搭載した、多数のコネクタ端子を有
する印刷基板を基本単位とする従来の方式で構成されて
いる場合は目立たなかったが、集積回路の集積度の増加
に伴ない、その端子数に余裕がなくなっている現状では
、極めて不利である。
ック入力及びデータ人・出力等を外部へ出す事により、
任意の時点で任意のフリップ・フロップの状態を続出し
たり書きかえたりする方法（所謂スキャンパス方式） により、一般の順序論理を組合せ論理化してテストを簡
単にする方法が知られている。この方法は確かにＬＳＩ
のテスト方法を簡明にするので極めて有効であるが、欠
点は、そのだめのテスト人・出力端子が著増する事であ
る。この事は、大規模な論理回路が、集積回路としては
低集積規模のものを搭載した、多数のコネクタ端子を有
する印刷基板を基本単位とする従来の方式で構成されて
いる場合は目立たなかったが、集積回路の集積度の増加
に伴ない、その端子数に余裕がなくなっている現状では
、極めて不利である。
本発明の目的は、端子数を増大させることなく検査等の
多機能を可能彦らしめた集積回路装置を提供する事にあ
る。
多機能を可能彦らしめた集積回路装置を提供する事にあ
る。
本発明の他の目的は、本来の使用目的である通常の動作
モードにおいて最大限の入・出力端子をわりちてる事の
出来る集積回路装置を提供する事にちる。
モードにおいて最大限の入・出力端子をわりちてる事の
出来る集積回路装置を提供する事にちる。
本発明による集積回路装置、特にモノリシック集積回路
装置は複数の７リツプ・フロップと論理部とを有し、フ
リップ・フロップは各々が論理部に接続されるとともに
、互いに直列に接続されるように形成されており、論理
部へのデータを入力する端子とクリップ・フロップへシ
フトインデーだことを特徴とする。
装置は複数の７リツプ・フロップと論理部とを有し、フ
リップ・フロップは各々が論理部に接続されるとともに
、互いに直列に接続されるように形成されており、論理
部へのデータを入力する端子とクリップ・フロップへシ
フトインデーだことを特徴とする。
本発明は、物理的にはｎ本の入（出）力端子でも、別個
の１本の制御端子の論理状態、たとえば１゜０好何によ
り、各端子毎に別々の機能を割当てるならば、２ｎ本の
端子として機能する事に着目する。勿論、その２０個の
機能中、前のｎ個と後のｎ個は同時に使われる事のない
よう割当てに配慮がなされねばならない。この議論は容
易にｍ本の制御人助の場合に拡張出来る。又、本発明は
通常（７） 論理、ｔＪＦＥｊ値域（タ（！： Ｌ Ｉ
ｄ Ｔ Ｔ Ｌ テＩｔｉ −０，５ｖ〜５．５．ｖ）
以外の領域所謂第３値を使い（たとえば値＋８■で動作
するインバータ入力端子を通常のＴＴＬ入力端子を並別
接続する。）これをモード制御入力として使うならさら
に端子効率を向上出来る事に着目する。
の１本の制御端子の論理状態、たとえば１゜０好何によ
り、各端子毎に別々の機能を割当てるならば、２ｎ本の
端子として機能する事に着目する。勿論、その２０個の
機能中、前のｎ個と後のｎ個は同時に使われる事のない
よう割当てに配慮がなされねばならない。この議論は容
易にｍ本の制御人助の場合に拡張出来る。又、本発明は
通常（７） 論理、ｔＪＦＥｊ値域（タ（！： Ｌ Ｉ
ｄ Ｔ Ｔ Ｌ テＩｔｉ −０，５ｖ〜５．５．ｖ）
以外の領域所謂第３値を使い（たとえば値＋８■で動作
するインバータ入力端子を通常のＴＴＬ入力端子を並別
接続する。）これをモード制御入力として使うならさら
に端子効率を向上出来る事に着目する。
本発明によれば複数の入力端子、複数の出方端子および
少なくとも１つの制御端子（モード制御入力端子）を有
し、少なくとも一部の入力端子及び出力端子が、異なる
動作モードにおいて異なる機能を果たすよう上記モード
制御入力端子により制御されるデジタル集積回路が得ら
れる。さらにここで少なくとも一部の入（出）力端子が
制御端子を物理的に兼ね、通常の論理電圧値域では−の
動作モードの入（出）力端子として機能し、通常の論理
電圧値域よシ高い又は低い一定の電圧値域（以下これを
第３値と称す）では−の動作モードを禁止すると同時に
他の動作モードを活性化する事により制御端子として機
能するようなデジタル集積回路を得ることもできる。ま
たかかるデジタル集積回路においては動作モードとして
通常の動作モードの他少なくとも一つのテスト動作モー
ドを含み、後六匝１フリップ・フロップをシフトレジス
タとして扱い論理デバッグ又は故障診断に使われうるよ
うにした事を特徴とする。すなわち、各フリップ・７０
ツブは通常動作モードの時−又は複数のクロック入力に
よシ通常のフリップ・フロップとして動作し、論理部と
の間でデータの入出力釜石ない、テスト動作モード時に
は入力データをシフトデータとしてクロックによるタイ
ミング制御のもとてシフトレジスタ動作するように機能
する。
少なくとも１つの制御端子（モード制御入力端子）を有
し、少なくとも一部の入力端子及び出力端子が、異なる
動作モードにおいて異なる機能を果たすよう上記モード
制御入力端子により制御されるデジタル集積回路が得ら
れる。さらにここで少なくとも一部の入（出）力端子が
制御端子を物理的に兼ね、通常の論理電圧値域では−の
動作モードの入（出）力端子として機能し、通常の論理
電圧値域よシ高い又は低い一定の電圧値域（以下これを
第３値と称す）では−の動作モードを禁止すると同時に
他の動作モードを活性化する事により制御端子として機
能するようなデジタル集積回路を得ることもできる。ま
たかかるデジタル集積回路においては動作モードとして
通常の動作モードの他少なくとも一つのテスト動作モー
ドを含み、後六匝１フリップ・フロップをシフトレジス
タとして扱い論理デバッグ又は故障診断に使われうるよ
うにした事を特徴とする。すなわち、各フリップ・７０
ツブは通常動作モードの時−又は複数のクロック入力に
よシ通常のフリップ・フロップとして動作し、論理部と
の間でデータの入出力釜石ない、テスト動作モード時に
は入力データをシフトデータとしてクロックによるタイ
ミング制御のもとてシフトレジスタ動作するように機能
する。
また同様にして論理部として−又は複数の、プログラマ
ブルなＡＮＤ論理の集合（’ＡＮＤアレイ・）又はＯＲ
論理の集合（°ＯＲアレイ゛）もしくは−又は複数のＡ
ＮＤアレイにより駆動されるＯＲアレイを含む、所謂Ｐ
ＬＡ（プログラマブル論理アレイ）を含有するデジタル
集積回路において、あるテスト動作モード一時に上記Ａ
ＮＤアレイ又はＯＲアレイに対し、各アレイ内のＡＮＤ
項（ＯＲ項）の冨擲輸一部を選択的に活性化 〔ここで「活性化」とは次の（１）、又は（２）又は（
１）と（２）の双方を指す： （１）選択されたＡＮＤ（ＯＲ）項以外の全ＡＮＤ（Ｏ
Ｒ）項な不活性にし、全体の論理が選択されたＡＮＤ（
ＯＲ）項のみで動作するようにする（可制御）（２）選
択されたＡＮＤ（ＯＲ）項のみの状態を別に設けたデー
タ出力端子に伝える（可観測）」するような並列出力を
有するシフトレジスタからなる、もしくはシフトレジス
タを含む選択回路を含み、該選択回路の該テスト動作モ
ードにおける諸入力、すなわち全活性化入力、シフト動
作クロック入力、シフト・イン・データ及びデータ出力
の少なくとも一部が１．その他の動作モードにおける入
（出）力と端子を共通にした（モノリシック）デジタル
集積回路も得ることができる。
ブルなＡＮＤ論理の集合（’ＡＮＤアレイ・）又はＯＲ
論理の集合（°ＯＲアレイ゛）もしくは−又は複数のＡ
ＮＤアレイにより駆動されるＯＲアレイを含む、所謂Ｐ
ＬＡ（プログラマブル論理アレイ）を含有するデジタル
集積回路において、あるテスト動作モード一時に上記Ａ
ＮＤアレイ又はＯＲアレイに対し、各アレイ内のＡＮＤ
項（ＯＲ項）の冨擲輸一部を選択的に活性化 〔ここで「活性化」とは次の（１）、又は（２）又は（
１）と（２）の双方を指す： （１）選択されたＡＮＤ（ＯＲ）項以外の全ＡＮＤ（Ｏ
Ｒ）項な不活性にし、全体の論理が選択されたＡＮＤ（
ＯＲ）項のみで動作するようにする（可制御）（２）選
択されたＡＮＤ（ＯＲ）項のみの状態を別に設けたデー
タ出力端子に伝える（可観測）」するような並列出力を
有するシフトレジスタからなる、もしくはシフトレジス
タを含む選択回路を含み、該選択回路の該テスト動作モ
ードにおける諸入力、すなわち全活性化入力、シフト動
作クロック入力、シフト・イン・データ及びデータ出力
の少なくとも一部が１．その他の動作モードにおける入
（出）力と端子を共通にした（モノリシック）デジタル
集積回路も得ることができる。
次に本発明の第１の実施例を第１図を参照して説明する
。本実施例では一連のフリップ・フロップ群の一部又は
全部をシフトレジスタとして動作しうるように直列に接
続する。勿論、各７リツプ・フロップＦ／Ｆ １ 、
Ｆ／Ｆ ２は論理部３０とも接続され、これと協動して
動作するようにもなされている。組合せ論理を含む論理
部３０は入力端子工、１゜Ｌ２ ＋ 工２１ に接続さ
れた入力Ｉ、、 Ｉ２． Ｉ、および出力端子Ｋｒ−、
Ｏ＋□にそれぞれ接続された出力０、 、０２な゛らび
にＡＮＤゲートＡ、およびＯＲゲートＲを介して出力端
子０２、に接続された出力０３ を有する。また論理
部３０とフリップ・フロップＦ／Ｆ１とは書込み出力Ｎ
１１および読み出し入力Ｎ、２とによって接続され、同
様にフリップ・フロップＦ／Ｆ ２とも書き込み出力Ｎ
２１および読み出し入力Ｎ２□によって接続されている
。
。本実施例では一連のフリップ・フロップ群の一部又は
全部をシフトレジスタとして動作しうるように直列に接
続する。勿論、各７リツプ・フロップＦ／Ｆ １ 、
Ｆ／Ｆ ２は論理部３０とも接続され、これと協動して
動作するようにもなされている。組合せ論理を含む論理
部３０は入力端子工、１゜Ｌ２ ＋ 工２１ に接続さ
れた入力Ｉ、、 Ｉ２． Ｉ、および出力端子Ｋｒ−、
Ｏ＋□にそれぞれ接続された出力０、 、０２な゛らび
にＡＮＤゲートＡ、およびＯＲゲートＲを介して出力端
子０２、に接続された出力０３ を有する。また論理
部３０とフリップ・フロップＦ／Ｆ１とは書込み出力Ｎ
１１および読み出し入力Ｎ、２とによって接続され、同
様にフリップ・フロップＦ／Ｆ ２とも書き込み出力Ｎ
２１および読み出し入力Ｎ２□によって接続されている
。
通常の動作モードにおいてはこれらのフリップ・フロッ
プＦ／Ｆ １． Ｆ’／Ｆ ２は入出力Ｎ４．〜Ｎ２２
によって論理部３０との間でデータ転送が行なわれ
、論理部３０の状態を規定する如く動作している。
プＦ／Ｆ １． Ｆ’／Ｆ ２は入出力Ｎ４．〜Ｎ２２
によって論理部３０との間でデータ転送が行なわれ
、論理部３０の状態を規定する如く動作している。
ここでこれらのフリップ・フロップＦ／Ｆ ］およびＦ
／Ｆ ２にはクロック入力端子工２．に一人力が接続さ
れ、個入力がイネーブル信号端子Ｃに接続されたアンド
ゲートＡ２ の出力ＣＬＫ、がフリップ・フロップの
各ピット毎のパラレル動作のクロック（ＣＬＫ、）とし
て与え得る如くなされている。またイネーブル端子Ｃに
接続したインバータ１ ｔへ出力でおよびクロック端子
１，２からのクロス二Ｖ）を入力とするアンドゲートの
出力ＣＬＫ２がシフト動作のだめのクロック信号として
与え得る如くなされる。このクロックＣＬＫ２がイネー
ブルでの高レベル対応して与えられているとき、アンド
ゲートＡ３が−開き、入力端子Ｉ２１に与えられデータ
はシフト・イン・データエ。とじてフリップ・フロップ
Ｆ／Ｆ１に与えられる。このフリップ・フロップの中間
シフト出力Ｍ４はＦ／Ｆ ２に入力され、シフト・アウ
ト・データ０４ としてイネーブル信号Ｃが入力され
たアンドゲートＡ６およびオアゲートＲを介して出力端
子０２１に導出される。いまイネーブル端子が低レベル
であり、このとき、端子Ｉ２□にＦ／Ｆ １ 、 Ｆ／
Ｆ ２ をシフトさせるだめのクロックＣＬＫ２が入
力され、入力端子Ｉ２１にシフトデータが与えられてい
ると、ゲートＡ、およびＡ、が開き、出力部のゲートＡ
、も開くことにより、２つのクリップ・フロップＦ／Ｆ
１ 。
／Ｆ ２にはクロック入力端子工２．に一人力が接続さ
れ、個入力がイネーブル信号端子Ｃに接続されたアンド
ゲートＡ２ の出力ＣＬＫ、がフリップ・フロップの
各ピット毎のパラレル動作のクロック（ＣＬＫ、）とし
て与え得る如くなされている。またイネーブル端子Ｃに
接続したインバータ１ ｔへ出力でおよびクロック端子
１，２からのクロス二Ｖ）を入力とするアンドゲートの
出力ＣＬＫ２がシフト動作のだめのクロック信号として
与え得る如くなされる。このクロックＣＬＫ２がイネー
ブルでの高レベル対応して与えられているとき、アンド
ゲートＡ３が−開き、入力端子Ｉ２１に与えられデータ
はシフト・イン・データエ。とじてフリップ・フロップ
Ｆ／Ｆ１に与えられる。このフリップ・フロップの中間
シフト出力Ｍ４はＦ／Ｆ ２に入力され、シフト・アウ
ト・データ０４ としてイネーブル信号Ｃが入力され
たアンドゲートＡ６およびオアゲートＲを介して出力端
子０２１に導出される。いまイネーブル端子が低レベル
であり、このとき、端子Ｉ２□にＦ／Ｆ １ 、 Ｆ／
Ｆ ２ をシフトさせるだめのクロックＣＬＫ２が入
力され、入力端子Ｉ２１にシフトデータが与えられてい
ると、ゲートＡ、およびＡ、が開き、出力部のゲートＡ
、も開くことにより、２つのクリップ・フロップＦ／Ｆ
１ 。
Ｆ／Ｆ２はシフトレジスタ動作をする。このように本実
施例では入出力端子としては各々系の別の適当な入・出
力Ｉ３． Ｏ，を、クロックＣＬＫ２の端子としてはク
リップ・フロップの各ビット毎のパラレル動作のための
クロックＣＬＫＩを夫々入出力端子と兼用し、モード制
御人力Ｃにより切替える事で端子数の節減を計っている
。
施例では入出力端子としては各々系の別の適当な入・出
力Ｉ３． Ｏ，を、クロックＣＬＫ２の端子としてはク
リップ・フロップの各ビット毎のパラレル動作のための
クロックＣＬＫＩを夫々入出力端子と兼用し、モード制
御人力Ｃにより切替える事で端子数の節減を計っている
。
次に第２図を参照して本発明の第２の実施例を説明する
。本実施例では組合せ論理としては最も一般的なＡＮＤ
−ＯＲアレイを有する所謂ＰＬＡ（プログラマブルロジ
ックアレイ）を考え、さらにこれを順序論理化する場合
の好適例として、ＯＲアレイ出力の一部をＡＮＤアレイ
入力へのフリップ・フロップを介してフィートノ（ツク
する場合を考える。
。本実施例では組合せ論理としては最も一般的なＡＮＤ
−ＯＲアレイを有する所謂ＰＬＡ（プログラマブルロジ
ックアレイ）を考え、さらにこれを順序論理化する場合
の好適例として、ＯＲアレイ出力の一部をＡＮＤアレイ
入力へのフリップ・フロップを介してフィートノ（ツク
する場合を考える。
入カバッファエには入力端子■１〜ＩＩ６およびフリッ
プ・７０ツブ部５の出力Ｑ１〜Ｑ８が入力され、その出
力はアンドアレイ部２に入力されている。
プ・７０ツブ部５の出力Ｑ１〜Ｑ８が入力され、その出
力はアンドアレイ部２に入力されている。
このアンドアレイ部はアンド項出力Ａ、〜Ａ、２８
を有し、このアンド項出力Ａ１〜Ａ、２．はオアアレイ
部３に入力され、オアアレイ部の出力の一部はクリップ
・７０ツブ部５に入力され、他の出力は出力バッファ４
を介して出力端子０１〜０８に出力されている。また上
述のアンドアレイ部２の各出力項ＡＩ〜Ａ、２．はシフ
トレジスタ部６の選択出力によって各々選択しうる。ア
ンドアレイ及びオアアレイ中、任意の交点が黒丸で図示
したようにプログラム可能である。交点の黒丸は実際に
はトランジスタ又はダイオード等の素子により具現され
る。
を有し、このアンド項出力Ａ１〜Ａ、２．はオアアレイ
部３に入力され、オアアレイ部の出力の一部はクリップ
・７０ツブ部５に入力され、他の出力は出力バッファ４
を介して出力端子０１〜０８に出力されている。また上
述のアンドアレイ部２の各出力項ＡＩ〜Ａ、２．はシフ
トレジスタ部６の選択出力によって各々選択しうる。ア
ンドアレイ及びオアアレイ中、任意の交点が黒丸で図示
したようにプログラム可能である。交点の黒丸は実際に
はトランジスタ又はダイオード等の素子により具現され
る。
シフトレジスタ部６には端子ＤＩからデータ入力ＤＩＡ
が与えられ、シフトレジスタ部６の出力ＤＯＡはアンド
ゲートＡ、、およびオアゲートＲ２゜を介して出力端子
ＤＯに導出されている。ここで端子ＤＩおよびＤｏはフ
リップ・フロップ部５のデータ入力および出力端子とし
て兼用されている。
が与えられ、シフトレジスタ部６の出力ＤＯＡはアンド
ゲートＡ、、およびオアゲートＲ２゜を介して出力端子
ＤＯに導出されている。ここで端子ＤＩおよびＤｏはフ
リップ・フロップ部５のデータ入力および出力端子とし
て兼用されている。
ブロック６１てはブロックイネーブルＡＤＥおよびシロ
ツクＣＬＫ３が与え得る如くされている。イネーブル入
力端子ＥＮはインバータ５１およびアンドゲートＡ、、
に入力され、このアンドゲートＡＩ＋の他入力はインバ
ータ５１の出力ＡＤＥが入力されており、出力はブロッ
ク４にそのイネーブルＣＥとして与え得る如くなされる
。ＡＤＥは一人力がクロック本端子ＣＬＫに接続された
アントゲ−１−Ａ、。に接続されゲートＡＩ（１の出力
はラッチクロックＣＬＫＯとしてブロック４に与え得る
如くなされる。一方インパータ５２の出力はブロック６
ヘブロツクイネーブルＡＤＥとして与えられると共にク
ロック端子ＣＬＫに一人力が接続されたアンドゲートＡ
１２にも印加される。ゲート１２の出力はブロック６ヘ
クロツクＣＬＫ３として与え得る如くなされる。ここで
インバータ５．１はブロック４へのイネーブル入力ＣＥ
に対し、その第３レベルをＡＤＨとし、イネーブル入力
端子ＥＮが通常レベルか第３レベルかで、通常動作モー
ドか、ブロック６のＡＮＤ項選択回路が活性化されてい
るモードか、の切換えを行なう。前モードではＡＤＨは
低レベルでＣＬＫ３は庶断されるためブロック６は不活
性でブロック４がイネーブルであり、後モードでは、シ
フトレジスタ部６はすべてイネーブル状態である。この
ようにしてブロックイネーブルＡＤＥＫより、出力ラッ
チクロックＣＬＫＯと、ブロック６のシフトクロックＣ
ＬＫ３の切替えを行なう。かくして第１図の如く構成へ
。
ツクＣＬＫ３が与え得る如くされている。イネーブル入
力端子ＥＮはインバータ５１およびアンドゲートＡ、、
に入力され、このアンドゲートＡＩ＋の他入力はインバ
ータ５１の出力ＡＤＥが入力されており、出力はブロッ
ク４にそのイネーブルＣＥとして与え得る如くなされる
。ＡＤＥは一人力がクロック本端子ＣＬＫに接続された
アントゲ−１−Ａ、。に接続されゲートＡＩ（１の出力
はラッチクロックＣＬＫＯとしてブロック４に与え得る
如くなされる。一方インパータ５２の出力はブロック６
ヘブロツクイネーブルＡＤＥとして与えられると共にク
ロック端子ＣＬＫに一人力が接続されたアンドゲートＡ
１２にも印加される。ゲート１２の出力はブロック６ヘ
クロツクＣＬＫ３として与え得る如くなされる。ここで
インバータ５．１はブロック４へのイネーブル入力ＣＥ
に対し、その第３レベルをＡＤＨとし、イネーブル入力
端子ＥＮが通常レベルか第３レベルかで、通常動作モー
ドか、ブロック６のＡＮＤ項選択回路が活性化されてい
るモードか、の切換えを行なう。前モードではＡＤＨは
低レベルでＣＬＫ３は庶断されるためブロック６は不活
性でブロック４がイネーブルであり、後モードでは、シ
フトレジスタ部６はすべてイネーブル状態である。この
ようにしてブロックイネーブルＡＤＥＫより、出力ラッ
チクロックＣＬＫＯと、ブロック６のシフトクロックＣ
ＬＫ３の切替えを行なう。かくして第１図の如く構成へ
。
れた論理集積回路４■いて、そのテスト・デバッグ時に
フリップ・フロップ部５の状態の可制御・可観測性と並
んで問題となるのはアンドアレイ２及びオアアレイ３の
各項、特に各ＡＮＤ項（Ａｌ−Ａｌ２８） の可制御
性・可観測性である。しかし前者は上述のように周知の
シフトレジスタ接続で実現出来、後者についてはブロッ
ク６によるＡＮＤ項選択回路を動作させるモードが必要
であり、ここでは端子ＣＬＫ、ＢＮの制御によってこの
場合１２８ビツトのシフトレジスタ部６を各ＡＮＤ項中
任意の（複数）項を選択せしめることが可能となる。
フリップ・フロップ部５の状態の可制御・可観測性と並
んで問題となるのはアンドアレイ２及びオアアレイ３の
各項、特に各ＡＮＤ項（Ａｌ−Ａｌ２８） の可制御
性・可観測性である。しかし前者は上述のように周知の
シフトレジスタ接続で実現出来、後者についてはブロッ
ク６によるＡＮＤ項選択回路を動作させるモードが必要
であり、ここでは端子ＣＬＫ、ＢＮの制御によってこの
場合１２８ビツトのシフトレジスタ部６を各ＡＮＤ項中
任意の（複数）項を選択せしめることが可能となる。
このように、本発明は独立又は第３レベルによるモード
制御人力ＥＮを適当に利用して各動作モードでの入出力
信号の使用・不使用忙応じて複数の入・出力信号の端子
を兼用にする事により、極めて広範囲のモノリシック論
理集積回路の端子の数を削減し、その有効利用が計れる
ので、本発明の効果は甚大である。
制御人力ＥＮを適当に利用して各動作モードでの入出力
信号の使用・不使用忙応じて複数の入・出力信号の端子
を兼用にする事により、極めて広範囲のモノリシック論
理集積回路の端子の数を削減し、その有効利用が計れる
ので、本発明の効果は甚大である。
なお本発明は上述のマ寒施例に限定されることなく、ス
リップ・フロップを含む集積回路において広範な応用が
可能であることは勿論である。
リップ・フロップを含む集積回路において広範な応用が
可能であることは勿論である。
第１図および第２図はそれぞれ本発明の第１および第２
の実施例による集積回路の構成を示すブロック図である
。 ３０・・・・・・論理部、１・・・・・・入力バッファ
、２・・・・・・アンドアレイ、３・・・・・・オアア
レイ、４・・・・・・出力バッファ、５・・・・・・フ
リップ・７０ツブ部、６・・・・・・シフトレジスタ部
。 図面の汀！書（内容に変更なし） 羊 ２ 日 手続補正書（刃側
の実施例による集積回路の構成を示すブロック図である
。 ３０・・・・・・論理部、１・・・・・・入力バッファ
、２・・・・・・アンドアレイ、３・・・・・・オアア
レイ、４・・・・・・出力バッファ、５・・・・・・フ
リップ・７０ツブ部、６・・・・・・シフトレジスタ部
。 図面の汀！書（内容に変更なし） 羊 ２ 日 手続補正書（刃側
Claims (1)
- 信号を入力する入力端子と、該入力端子に接続された論
理部と、該論理部の出力を取り出す出力端子と、複数の
フリップ・フロップと、クロック信号入力端子と、制御
信号入力端子と、前記複数のフリップ・フロップを直列
に接続する信号線およびフリップ・フロップと前記論理
部とを接続する信号線と、直列接続されたフリップ・フ
ロップと前記入力端子とを接続するゲート回路とを有し
、前記制御信号が第１の状態の時には前記ゲート回路を
閉じるとともに前記論理部とフリップ・フロップとの間
で信号転送を行なうように前記クロック信号を与え、前
記制御信号が第２の状態の時には前記ゲート回路を開く
とともに直列接続されたフリップ・フロップをシフトレ
ジスタとして働かせるように前記クロック信号を与える
ようにしたことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221271A JPS61180331A (ja) | 1985-10-04 | 1985-10-04 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221271A JPS61180331A (ja) | 1985-10-04 | 1985-10-04 | 集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15130777A Division JPS5483341A (en) | 1977-12-15 | 1977-12-15 | Digital integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61180331A true JPS61180331A (ja) | 1986-08-13 |
| JPS6215890B2 JPS6215890B2 (ja) | 1987-04-09 |
Family
ID=16764159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221271A Granted JPS61180331A (ja) | 1985-10-04 | 1985-10-04 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180331A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061161A (ja) * | 1973-09-24 | 1975-05-26 | ||
| JPS5230337A (en) * | 1975-09-03 | 1977-03-08 | Siemens Ag | Regenerative amplifier for charge transfer device |
-
1985
- 1985-10-04 JP JP60221271A patent/JPS61180331A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061161A (ja) * | 1973-09-24 | 1975-05-26 | ||
| JPS5230337A (en) * | 1975-09-03 | 1977-03-08 | Siemens Ag | Regenerative amplifier for charge transfer device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6215890B2 (ja) | 1987-04-09 |
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