JPS61189347U - - Google Patents
Info
- Publication number
- JPS61189347U JPS61189347U JP7354585U JP7354585U JPS61189347U JP S61189347 U JPS61189347 U JP S61189347U JP 7354585 U JP7354585 U JP 7354585U JP 7354585 U JP7354585 U JP 7354585U JP S61189347 U JPS61189347 U JP S61189347U
- Authority
- JP
- Japan
- Prior art keywords
- check circuit
- initial setting
- setting state
- checks
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Description
図は本考案に係わるマイクロプロセツサのセル
フチエツク回路の一実施例を示す系統図である。 １……マイクロプログラム初期状態チエツク回
路、２……メモリチエツク回路、３……タイマチ
エツク回路、４……ＩＯ初期設定状態チエツク回
路、５……初期設定状態検出ランプ回路、５０，
５１，５２，５３……ランプ。
フチエツク回路の一実施例を示す系統図である。 １……マイクロプログラム初期状態チエツク回
路、２……メモリチエツク回路、３……タイマチ
エツク回路、４……ＩＯ初期設定状態チエツク回
路、５……初期設定状態検出ランプ回路、５０，
５１，５２，５３……ランプ。
Claims (1)
- パワーオン時マイクロプログラムが走行するア
ドレスのポイントをチエツクするマイクロプログ
ラム初期状態チエツク回路と、メモリの正常性を
チエツクするメモリチエツク回路と、各種タイマ
のインターバルをチエツクするタイマチエツク回
路と、ＩＯ初期設定状態のチエツクを行うＩＯ初
期設定状態チエツク回路と、各チエツク回路の検
出結果の表示を行う初期設定状態検出ランプ回路
とを備えたことを特徴とするマイクロプロセツサ
のセルフチエツク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7354585U JPS61189347U (ja) | 1985-05-20 | 1985-05-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7354585U JPS61189347U (ja) | 1985-05-20 | 1985-05-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61189347U true JPS61189347U (ja) | 1986-11-26 |
Family
ID=30613016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7354585U Pending JPS61189347U (ja) | 1985-05-20 | 1985-05-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61189347U (ja) |
-
1985
- 1985-05-20 JP JP7354585U patent/JPS61189347U/ja active Pending