JPS61190603A - マルチプログラマブルコントロ−ル装置 - Google Patents
マルチプログラマブルコントロ−ル装置Info
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- JPS61190603A JPS61190603A JP2943685A JP2943685A JPS61190603A JP S61190603 A JPS61190603 A JP S61190603A JP 2943685 A JP2943685 A JP 2943685A JP 2943685 A JP2943685 A JP 2943685A JP S61190603 A JPS61190603 A JP S61190603A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プログラマブルコントロー−７（以下、ＰＣ
と称する）、特に、分散設置され次マルチプログラマブ
ルコントロール装置に関する。
と称する）、特に、分散設置され次マルチプログラマブ
ルコントロール装置に関する。
従来の分散設置形のマルチＰ Ｃ１ｃｉｄ、特開昭５８
−９２００６号がある。複数台のＰＣを設け、各ＰＣＫ
Ｈ、データリンク装置を設置する。このデータリンク装
置に、データリンクケーブルを介して相互に接続される
。従って、各データリンク装置に、対応するＰＣと結合
してなると共に、データリンクケーブルとも結合する構
成となる。
−９２００６号がある。複数台のＰＣを設け、各ＰＣＫ
Ｈ、データリンク装置を設置する。このデータリンク装
置に、データリンクケーブルを介して相互に接続される
。従って、各データリンク装置に、対応するＰＣと結合
してなると共に、データリンクケーブルとも結合する構
成となる。
各データリンク装置に、メモリを持ち、このメモリに、
自己の対応するＰＣにとってはデータを一時的に記憶す
るバッファの役割を持つ。メモリａ１自己の対応するＰ
Ｃでの入出力機器との応答で取込んだ入出力データを記
憶するエリアの他に、自己以外のＰＣ用のエリアを個別
に割当てておく。
自己の対応するＰＣにとってはデータを一時的に記憶す
るバッファの役割を持つ。メモリａ１自己の対応するＰ
Ｃでの入出力機器との応答で取込んだ入出力データを記
憶するエリアの他に、自己以外のＰＣ用のエリアを個別
に割当てておく。
この自己以外のＰＣ用のエリアにに、個別に割当て次Ｐ
Ｃからの入出力データをＰＣ対応に記憶する。この自己
以外のＰＣ用のエリアに格納する入出力データに、自己
のＰＣにとって必要とするデータである。即ち、ＰＣを
分散設置し次結果、各ＰＣＨ自己ＰＣに独自に結合する
入出力機器との間で入出力制御を行うことになる。然る
に、他のＰＣの入出力機器との間で、データを必要とす
る場合が生ずる。いわゆる他ＰＣ用入出力データの自己
ＰＣでの利用である。そこで、他ＰＣの入出力データを
、自己のデータリンク装置内のメモリに格納させ友上で
、自己のＰＣが利用しようとしたのである。
Ｃからの入出力データをＰＣ対応に記憶する。この自己
以外のＰＣ用のエリアに格納する入出力データに、自己
のＰＣにとって必要とするデータである。即ち、ＰＣを
分散設置し次結果、各ＰＣＨ自己ＰＣに独自に結合する
入出力機器との間で入出力制御を行うことになる。然る
に、他のＰＣの入出力機器との間で、データを必要とす
る場合が生ずる。いわゆる他ＰＣ用入出力データの自己
ＰＣでの利用である。そこで、他ＰＣの入出力データを
、自己のデータリンク装置内のメモリに格納させ友上で
、自己のＰＣが利用しようとしたのである。
この従来装置によれば、データリンク装置を設け、且つ
バッファ用のメモＩＪ ｔその内部に設け、且つこのメ
モリ内に自己ＰＣ以外の他ＰＣでの入出力データを格納
させ、自己ＰＣｉこのバッファ用メモリを自由にアクセ
スすることによって、分散設置の欠点を独自に解決でき
次。
バッファ用のメモＩＪ ｔその内部に設け、且つこのメ
モリ内に自己ＰＣ以外の他ＰＣでの入出力データを格納
させ、自己ＰＣｉこのバッファ用メモリを自由にアクセ
スすることによって、分散設置の欠点を独自に解決でき
次。
然るに、データリンク装置内でのバッファ用メモリの容
量の問題がある。
量の問題がある。
第１にＰＣの数の増加に従ってメモリ容量が増大するこ
とである。第２にＰＣ対応に個別に設ける容量を限定す
ることによっである程度以上の容量の増加を防止できる
が、本来、ＰＣに必要な容量がどれだけであるかげ一義
的に決まらない。従って、不用な容量を持つことが多い
。
とである。第２にＰＣ対応に個別に設ける容量を限定す
ることによっである程度以上の容量の増加を防止できる
が、本来、ＰＣに必要な容量がどれだけであるかげ一義
的に決まらない。従って、不用な容量を持つことが多い
。
本発明の目的に、データリンク装置内のメモリの容量の
適正化をばかってなるマルチプログラマブルコントロー
ル装置を提供するものである。
適正化をばかってなるマルチプログラマブルコントロー
ル装置を提供するものである。
本発明に、データリンク装置のメモリのアトＶス指定の
次めにアドレス変換機構を設けｔものである。
次めにアドレス変換機構を設けｔものである。
第１図は本発明のマルチＰＣの実施例図である。
ＰＣ２１０，２２０，・・・・・・、２３０ぼ、便宜上
、前記従来例での本来のＰＣとデータリンク装置とを含
むこととした。各ＰＣ２１０，２２０，・・・・・・。
、前記従来例での本来のＰＣとデータリンク装置とを含
むこととした。各ＰＣ２１０，２２０，・・・・・・。
２３０は同一内部構成より成る。各ＰＣ２１０゜２２０
、・・・・・・、２３０Ｕデータリンクケーブル２０１
で相互に結合する。
、・・・・・・、２３０Ｕデータリンクケーブル２０１
で相互に結合する。
ＰＣ２１０を代置して説明する。
ＰＣ２１０にＣＰＵ２１１、主メ゛モリ （ＭＥＭ）２
１１Ａ、ｌ１０２１２、共通バス２１３より成る本来の
ＰＣと、バスインターフェースＣＢＩＰ）２１４と、結
合回路（ＣＥ）２１５、リンクデータ記憶部２１８より
成るデータリンク装置とより成る。
１１Ａ、ｌ１０２１２、共通バス２１３より成る本来の
ＰＣと、バスインターフェースＣＢＩＰ）２１４と、結
合回路（ＣＥ）２１５、リンクデータ記憶部２１８より
成るデータリンク装置とより成る。
リンクデータ記憶部２１８ｉバツフア用メモリ２１６と
アドレス変換機構（ＡＣ）２１７より成る。ＡＣ２１７
かないものとして先ず動作説明す ゛る。
アドレス変換機構（ＡＣ）２１７より成る。ＡＣ２１７
かないものとして先ず動作説明す ゛る。
本来のＰＣとしての機能ｉｆ、ＭＥＭ２１１ Ａに格納
されているプログラムに従ってＣＰＵ２１１がＭＥＭ２
１１Ａ内のデータの処理を行い、必要によりｌ１０２１
２に介して外部の制御系へデータ出力を行い、必要によ
りｌ１０２１２を介してデータ入力を行う。且つ、その
ＣＰＵ２１１にょ゛る処理からシーケンスコントロール
を遂行する。
されているプログラムに従ってＣＰＵ２１１がＭＥＭ２
１１Ａ内のデータの処理を行い、必要によりｌ１０２１
２に介して外部の制御系へデータ出力を行い、必要によ
りｌ１０２１２を介してデータ入力を行う。且つ、その
ＣＰＵ２１１にょ゛る処理からシーケンスコントロール
を遂行する。
以上が分散設置し念ＰＣとしての本来の機能である。−
一方、データリンク装置のＭＥＭ２１６［、他のＰＣ対
応に決まつｔＰＣ対応エリアを持ち、このエリア内のデ
ータを、ＣＰＵ２１１がアクセスし、自己のシーケンス
処理に利用する。更に、ＭＥＭ２１６ｉ自己のＰＣ用の
データバッファエリアを持つことは云うまでもない。
一方、データリンク装置のＭＥＭ２１６［、他のＰＣ対
応に決まつｔＰＣ対応エリアを持ち、このエリア内のデ
ータを、ＣＰＵ２１１がアクセスし、自己のシーケンス
処理に利用する。更に、ＭＥＭ２１６ｉ自己のＰＣ用の
データバッファエリアを持つことは云うまでもない。
ＭＥＭ２１６への他ＰＣ２２０，・・・・・・、２３０
からのデータの格納に、各ＰＣ２２０，・・・・・・。
からのデータの格納に、各ＰＣ２２０，・・・・・・。
２３０が必要に応じて任意に送ることによってなしても
よい。この場合、例えば、ＰＣ２２０にあってｉ、ｌ１
０２２２から取込んだデータの全部又は一部をＢＩＦ２
２４→ＣＥ２２５→ケーブル２０１→ＣＥ２１５→ＭＥ
Ｍ２１６を介して格納してもよく、又はＣＰＵ２２１が
一定の判断をしその結果を上記糸路を介して送出格納さ
せてもよく、又ｉＭＥＭ２１１Ａに記憶し念後、同様に
送ってもよく、又［ＭＥＭ２２６に格納し次後、ＣＥ２
２５を介して同様に送ってもよい。
よい。この場合、例えば、ＰＣ２２０にあってｉ、ｌ１
０２２２から取込んだデータの全部又は一部をＢＩＦ２
２４→ＣＥ２２５→ケーブル２０１→ＣＥ２１５→ＭＥ
Ｍ２１６を介して格納してもよく、又はＣＰＵ２２１が
一定の判断をしその結果を上記糸路を介して送出格納さ
せてもよく、又ｉＭＥＭ２１１Ａに記憶し念後、同様に
送ってもよく、又［ＭＥＭ２２６に格納し次後、ＣＥ２
２５を介して同様に送ってもよい。
他の方法としてｉ、ｐｃ毎に送出順位を決めておき、そ
の順位に従って送ってもよい。例えば、ＰＣ２１０→Ｐ
Ｃ２２０→・・・→ＰＣ２３０の順にケーブル２０１に
送出する順位を決めておき、先ずＰＣ２１０がケーブル
２０１に自己のＩ１０データをＣＦ２１５を介して送出
する。他Ｐ Ｃ２２０゜・・・・・・、２３０でｉ、Ｐ
Ｃ２１０からの送出データの中で自己のＰＣにとって必
要なデータを選び、内部のＭＢＭ２２６．・・・・・・
に格納することになる。
の順位に従って送ってもよい。例えば、ＰＣ２１０→Ｐ
Ｃ２２０→・・・→ＰＣ２３０の順にケーブル２０１に
送出する順位を決めておき、先ずＰＣ２１０がケーブル
２０１に自己のＩ１０データをＣＦ２１５を介して送出
する。他Ｐ Ｃ２２０゜・・・・・・、２３０でｉ、Ｐ
Ｃ２１０からの送出データの中で自己のＰＣにとって必
要なデータを選び、内部のＭＢＭ２２６．・・・・・・
に格納することになる。
この処理が終了すると、ＰＣ２２０が送出する立場とな
り、ＣＥ２２５を介してケーブル２０１に送出する。他
ＰＣ１例えばＰＣ２１０Ｈ１自己に必要なデータｔＭＥ
Ｍ２１６に格納する。ＰＣ２３０でも同様である。
り、ＣＥ２２５を介してケーブル２０１に送出する。他
ＰＣ１例えばＰＣ２１０Ｈ１自己に必要なデータｔＭＥ
Ｍ２１６に格納する。ＰＣ２３０でも同様である。
以下、ＰＣ２２０以下のＰＣについても同様な処理とな
り、ＭＥＭ２１６に框、全ｐｃのデータが対応エリア毎
に格納される。
り、ＭＥＭ２１６に框、全ｐｃのデータが対応エリア毎
に格納される。
以上に、アドレス変換機構２１７ｔ−省略し次説明であ
る。
る。
アドレス変換機構２１７は、パス２１９上のアドレスと
ＭＥＭ２１６のアドレスとの対応づけの友めのアドレス
変換を行う。ＭＥＭ２１６の全アドレス空間をＭｌとし
、バス２１９上で扱う全アドレス空間をＭ２とするとき
、Ｍｌ＜Ｍ２、特にＭｌ＜＜Ｍ２にあるものとする。
ＭＥＭ２１６のアドレスとの対応づけの友めのアドレス
変換を行う。ＭＥＭ２１６の全アドレス空間をＭｌとし
、バス２１９上で扱う全アドレス空間をＭ２とするとき
、Ｍｌ＜Ｍ２、特にＭｌ＜＜Ｍ２にあるものとする。
第２図ぼ、ＰＣ２１０ｔ−自ＰＣとしてメモリ２１６に
関し３てのＩｌｏの入出力番地とＭＥＭ２１６の番地と
の対応表である。今、ＰＣの数を全部で１２８個に設定
したとする。この１２８個のＰＣ用の入出力番地を図の
ように割当てる。即ち、工１０の入出力番地の全アドレ
ス空間を、ＰＣ対応に割当てる。図では、下記の如き番
地の割当てを行う。
関し３てのＩｌｏの入出力番地とＭＥＭ２１６の番地と
の対応表である。今、ＰＣの数を全部で１２８個に設定
したとする。この１２８個のＰＣ用の入出力番地を図の
ように割当てる。即ち、工１０の入出力番地の全アドレ
ス空間を、ＰＣ対応に割当てる。図では、下記の如き番
地の割当てを行う。
自ＰＣ・・・ｏｏｏｏｏ〜０ＯＦ１’ＦＰＣＩ・・・０
１０００〜０ＩＦＦＦ ＰＣ２・・・０２０００〜０２ＦＦ’ＦＰＣ３・・・０
３０００〜０３ＦＦＦ ＰＣ１２７・・・７Ｆ’ＯＯＯ〜７ＦＦＦＦこのアドレ
スの中で、斜線部分を実際に使う領域とすると、自己Ｐ
Ｃにとってｈ、ｏｏｏｏ〜０ＯＦＦＦのすべてを使用し
、他ＰＣにあっては、斜線で示す如くその一部を使用す
る。ＰＣ２〜ＰＣＩ２７での斜線部をそれぞれブロック
と称することとする。
１０００〜０ＩＦＦＦ ＰＣ２・・・０２０００〜０２ＦＦ’ＦＰＣ３・・・０
３０００〜０３ＦＦＦ ＰＣ１２７・・・７Ｆ’ＯＯＯ〜７ＦＦＦＦこのアドレ
スの中で、斜線部分を実際に使う領域とすると、自己Ｐ
Ｃにとってｈ、ｏｏｏｏ〜０ＯＦＦＦのすべてを使用し
、他ＰＣにあっては、斜線で示す如くその一部を使用す
る。ＰＣ２〜ＰＣＩ２７での斜線部をそれぞれブロック
と称することとする。
各ブロック内は、連続アドレスをなす。メモリ２１６μ
各ブロツクの割当て領域を持つ。かかるメモリ２１６の
アドレスとブロックとの対応づけ及びブロック内のアド
レスとの対応付けを行うのがＡＣ２１７である。例えば
、ＰＣ２からのデータをブロックＢ２とすると、このブ
ロックＢ２Ｈメモリ２１６にブロックＭＢ２として格納
される。
各ブロツクの割当て領域を持つ。かかるメモリ２１６の
アドレスとブロックとの対応づけ及びブロック内のアド
レスとの対応付けを行うのがＡＣ２１７である。例えば
、ＰＣ２からのデータをブロックＢ２とすると、このブ
ロックＢ２Ｈメモリ２１６にブロックＭＢ２として格納
される。
このブロックＢ２とブロックＭＢ２とのアトＶス対応付
けをＡＣ２１７が行う。
けをＡＣ２１７が行う。
伺、第２図で、ＯＯＯＯＯ−００ＦＦＦまでのアドレス
領域にアドレス変換を必要としない部分である。
領域にアドレス変換を必要としない部分である。
この理由ａ１自ＰＣにとってｉ、ｏｏｏｏｏ〜００１’
ＦＦ Ｈ１Ｉ１０２１２との間ＴＣＰＵ２１１が直接ア
クセスできるためである。
ＦＦ Ｈ１Ｉ１０２１２との間ＴＣＰＵ２１１が直接ア
クセスできるためである。
次にアドレス変換の方法を述べる。
アドレス変換に、与えられた入出力番地がどのブロック
に属するか判定し、そのブロックが対応するＭＥＭ２１
６の番地を算出することによってなす。
に属するか判定し、そのブロックが対応するＭＥＭ２１
６の番地を算出することによってなす。
ブロックの判定に各ブロックの先頭入出力番地と最終入
出力番地を登録しておき、これと比較することにより判
定する。入出力番地に対応するＭＥＭ２１６の番地の算
出に、ブロックの先頭入出力番地ｔＡ１、それに対応す
るＭＥＭ２１６の番地ｔ−Ａ２とすると、各ブロックに
ついて、Ａ３＝Ａ２−ＡｔとなるＡ３の値を登録してお
き、該当するブロックの入出力番地Ａ４に対して、Ａ４
十λ３を計算することにより、ＭＥＭ２１６のＡ４に対
応する番地を求める。
出力番地を登録しておき、これと比較することにより判
定する。入出力番地に対応するＭＥＭ２１６の番地の算
出に、ブロックの先頭入出力番地ｔＡ１、それに対応す
るＭＥＭ２１６の番地ｔ−Ａ２とすると、各ブロックに
ついて、Ａ３＝Ａ２−ＡｔとなるＡ３の値を登録してお
き、該当するブロックの入出力番地Ａ４に対して、Ａ４
十λ３を計算することにより、ＭＥＭ２１６のＡ４に対
応する番地を求める。
８ｇ３図にアドレス変換テーブル構成図である。
テーブル１０４に框ブロックの先頭番地ＢＴＡＩ。
ＢＴＡ２．ＢＴＡ３．・・・・・・を格納する。Ｂ’ｒ
Ａ１にブロック番号１のブロックの先頭アドレス（第２
図でＨＢ２の先頭アドレス）、ＢＴＡ２ｒｃブロック番
号２のブロックの先頭アドレス（第２図でｉＢ３の先頭
アドレス）を示す。他の指示内容も同様な役割を持つ。
Ａ１にブロック番号１のブロックの先頭アドレス（第２
図でＨＢ２の先頭アドレス）、ＢＴＡ２ｒｃブロック番
号２のブロックの先頭アドレス（第２図でｉＢ３の先頭
アドレス）を示す。他の指示内容も同様な役割を持つ。
テーブル１０５にａ１ブロックの最終番地ＢＥＡＩ。
ＢＥＡ２．ＢＥλ３．・・・・・・を格納する。ＢＥＡ
ｌは、ブロックＢ２の最終アドレス、ＢＥＡ２ｉ、ブロ
ックＢ３の最終アドレス、・・・・・・を示す。
ｌは、ブロックＢ２の最終アドレス、ＢＥＡ２ｉ、ブロ
ックＢ３の最終アドレス、・・・・・・を示す。
テーブル１０６にａ１各ブロック対応の加算値（第２図
で示したＡ ３ ） ＢＤＡＴＡＩ、 ＢＤＡＴＡ２．
・・・を格納する。尚、第３図の左端の数字はブロック
対応番号としている。従って、ブロック番号が指定され
ると、該当番号（番地）が即座にアクセスできる。以下
でに、簡単のため、ブロック番号は０．１．２・・・・
・・の如く指定できるものとする。
で示したＡ ３ ） ＢＤＡＴＡＩ、 ＢＤＡＴＡ２．
・・・を格納する。尚、第３図の左端の数字はブロック
対応番号としている。従って、ブロック番号が指定され
ると、該当番号（番地）が即座にアクセスできる。以下
でに、簡単のため、ブロック番号は０．１．２・・・・
・・の如く指定できるものとする。
第４図に、アドレス変換のフローチャートである。実際
のアドレス変換器の動作に並列処理なので＠４図のとう
りでにないが、！４図で框その考え方を示す。５０１で
入出力番地を与えられると、５０２でブロック番号をＯ
とし、５０３でブロック番号とブロック数をチェックし
、ブロック番号がブロック数未満ならば、５０４でブロ
ック番号でアクセスされる１０４，１０５の値、すなわ
ちブロックの先頭入出力番地と最終入出力番地の２つに
ついて、与えられた入出力番地を比較し、ブロックの先
頭入出力番地以上、最終入出力番地以下ならば、そのブ
ロックの範囲内であるので、５０５で、ブロック番号で
アクセスされる１０６の値を、与えられた入出力番地に
加算することにより、与えられ友人出力番地に対応する
ＭＥＭの番地を算出し、５０６で算出したＭＥＭの番地
を用いてＭＥＭをアクセスする。もし、５０４で、範囲
外の場合Ｈ１５０７でインデックスを更新し、次のブロ
ックについて５０３から繰り返す。もし、５０３にてブ
ロック番号がブロック数以上ならば、与えられ友人出力
番地に対応するブロックげないので、５０８でアトＶス
エラーとする。以上がアドレス変換のフローである。
のアドレス変換器の動作に並列処理なので＠４図のとう
りでにないが、！４図で框その考え方を示す。５０１で
入出力番地を与えられると、５０２でブロック番号をＯ
とし、５０３でブロック番号とブロック数をチェックし
、ブロック番号がブロック数未満ならば、５０４でブロ
ック番号でアクセスされる１０４，１０５の値、すなわ
ちブロックの先頭入出力番地と最終入出力番地の２つに
ついて、与えられた入出力番地を比較し、ブロックの先
頭入出力番地以上、最終入出力番地以下ならば、そのブ
ロックの範囲内であるので、５０５で、ブロック番号で
アクセスされる１０６の値を、与えられた入出力番地に
加算することにより、与えられ友人出力番地に対応する
ＭＥＭの番地を算出し、５０６で算出したＭＥＭの番地
を用いてＭＥＭをアクセスする。もし、５０４で、範囲
外の場合Ｈ１５０７でインデックスを更新し、次のブロ
ックについて５０３から繰り返す。もし、５０３にてブ
ロック番号がブロック数以上ならば、与えられ友人出力
番地に対応するブロックげないので、５０８でアトＶス
エラーとする。以上がアドレス変換のフローである。
８＠５図ぼ、アドレス変換器のブロック図である。
２１９にバス、２１７はＡＣ，２１６にＭＥＭである。
ｌ０ＬＨ与えられ友人出力番地をラッチするレジスタ（
Ｌ７Ｖ’ｒＣＨ）、１０２ぼブロック番号を与えるカウ
ンタ（ＣＯＵＮＴ）、１１２ｉカウンタ１０２へ与える
クロック信号ＣＬＫの発生源、１０７＃−！クロック発
生源１１２とカウンタ１０２の間のアンドゲートで、ノ
アゲート１１３の出力が′１”の時クロック源１１２の
信号はカウンタ１０２へ伝わり、ノアゲート１１３の出
力が１０”の時クロック源１１２の信号げカウンタ１０
２へ伝わらず、カウンタ１０２にカウントアツプしなく
なる。１０８にブロック番号の上限比較器（ＧＥＩＣＯ
Ｍ）で、カウンタ１０２からの入力が、制限値設定レジ
スタ１０３ （Ｌ、ＩＭＥ、ＥＧ）からの入力以上なら
ば、出力ｔ ｔ ７ａ’ ｔ”となり、アトＶスエラー
を表わす。１０９μ、下限比較器で、レジスタ１０４
（ＴＯＰ ＡＤＤＲＲＥＧ）からの人力（ブロックの先
頭の入出力番地）とラッチレジスタ１０１からの入力（
与えられた入出力番地）を比較し、後者が前者以上なら
ば出力ａ″１”、後者が前者未満ならば出力に１０１と
なる。１１０げ上限比較器でレジスタ１０５ （ＥＮＤ
ＡＤＤＲ。
Ｌ７Ｖ’ｒＣＨ）、１０２ぼブロック番号を与えるカウ
ンタ（ＣＯＵＮＴ）、１１２ｉカウンタ１０２へ与える
クロック信号ＣＬＫの発生源、１０７＃−！クロック発
生源１１２とカウンタ１０２の間のアンドゲートで、ノ
アゲート１１３の出力が′１”の時クロック源１１２の
信号はカウンタ１０２へ伝わり、ノアゲート１１３の出
力が１０”の時クロック源１１２の信号げカウンタ１０
２へ伝わらず、カウンタ１０２にカウントアツプしなく
なる。１０８にブロック番号の上限比較器（ＧＥＩＣＯ
Ｍ）で、カウンタ１０２からの入力が、制限値設定レジ
スタ１０３ （Ｌ、ＩＭＥ、ＥＧ）からの入力以上なら
ば、出力ｔ ｔ ７ａ’ ｔ”となり、アトＶスエラー
を表わす。１０９μ、下限比較器で、レジスタ１０４
（ＴＯＰ ＡＤＤＲＲＥＧ）からの人力（ブロックの先
頭の入出力番地）とラッチレジスタ１０１からの入力（
与えられた入出力番地）を比較し、後者が前者以上なら
ば出力ａ″１”、後者が前者未満ならば出力に１０１と
なる。１１０げ上限比較器でレジスタ１０５ （ＥＮＤ
ＡＤＤＲ。
ＲＥＧ）からの入力（ブロックの最終の入出力番地）と
レジスタ１０１からの入力を比較し、後者が前者以下な
らば出力げ′″１”、後者が前者を越えるならば出力に
″Ｏ”となる。アンドゲート１１４は、範囲判定器で、
比較器１０９ （ＧＥ ＣＭＰ）からの入力と、比較器
（ＬＥ ＣＭＰ） Ｌ １０からの人力が共に＠ｌ”な
らば、出力１１８に＠１”となり、アドレス変換ができ
たことを表わす。そうでなければ出力１１８は′Ｏ＃で
ある。ノアゲート１１３１１２、出力１１７と１１８か
ら入力しており、どちらかが＠１”ならば、出力に＠０
”となり、共にＩＯ”ならば出力ぼ“１”となる。ノア
ゲート１１３の出力１０”にアドレス変換中を表わし、
”１”はアドレス変換の終了（アトＶスエラーを含む）
を表わす。クロック１１２の周期に、１ブロツクの比較
に要する時間であり、１ブロツクの範囲判定後、カウン
タ１０２でのブロック番号Ｂ！を更新させる周期である
。１１１は加算器（ＡＤＤ）で、レジスタ（ＡＤＤ Ｄ
ＡＴＡ ＢＥＧ）１０６からの入力（変換用加算データ
）と加算器１０１からの入力を加算することにより、Ｍ
ＥＭ２１６の番地を出力１１５に出す。出力１１８が＠
１”となつ念時、出力１１５の値が有効であり、出力１
１８が″０′の間、出力１１５の値に無効である。制御
回路（ＣＴＲＬ）１１６に信号１１７と１１８に従い、
ＭＥＭ２１６への制御信号を制御するものである。
レジスタ１０１からの入力を比較し、後者が前者以下な
らば出力げ′″１”、後者が前者を越えるならば出力に
″Ｏ”となる。アンドゲート１１４は、範囲判定器で、
比較器１０９ （ＧＥ ＣＭＰ）からの入力と、比較器
（ＬＥ ＣＭＰ） Ｌ １０からの人力が共に＠ｌ”な
らば、出力１１８に＠１”となり、アドレス変換ができ
たことを表わす。そうでなければ出力１１８は′Ｏ＃で
ある。ノアゲート１１３１１２、出力１１７と１１８か
ら入力しており、どちらかが＠１”ならば、出力に＠０
”となり、共にＩＯ”ならば出力ぼ“１”となる。ノア
ゲート１１３の出力１０”にアドレス変換中を表わし、
”１”はアドレス変換の終了（アトＶスエラーを含む）
を表わす。クロック１１２の周期に、１ブロツクの比較
に要する時間であり、１ブロツクの範囲判定後、カウン
タ１０２でのブロック番号Ｂ！を更新させる周期である
。１１１は加算器（ＡＤＤ）で、レジスタ（ＡＤＤ Ｄ
ＡＴＡ ＢＥＧ）１０６からの入力（変換用加算データ
）と加算器１０１からの入力を加算することにより、Ｍ
ＥＭ２１６の番地を出力１１５に出す。出力１１８が＠
１”となつ念時、出力１１５の値が有効であり、出力１
１８が″０′の間、出力１１５の値に無効である。制御
回路（ＣＴＲＬ）１１６に信号１１７と１１８に従い、
ＭＥＭ２１６への制御信号を制御するものである。
本発明によれば、リンクデータ記憶部で入出力番地のア
ドレス変換を行なうことができるので、広範囲に分布す
る入出力装置のデータを効率良くリンクデータ記憶部へ
格納できるすなわちメモリの節約ができる。また、主演
算処理装置にアドレス変換の処理をする必要がないので
高速でかつ単純に動作できる。ま友、他のＰＣの入出力
装置に対して一元的に入出力番地を割り付け、広いアト
Ｖス空間を自由に利用できるので、プログラム作成およ
び保守が容易であるという効果がある。
ドレス変換を行なうことができるので、広範囲に分布す
る入出力装置のデータを効率良くリンクデータ記憶部へ
格納できるすなわちメモリの節約ができる。また、主演
算処理装置にアドレス変換の処理をする必要がないので
高速でかつ単純に動作できる。ま友、他のＰＣの入出力
装置に対して一元的に入出力番地を割り付け、広いアト
Ｖス空間を自由に利用できるので、プログラム作成およ
び保守が容易であるという効果がある。
第１図ａ本発明の実施例図、第２図はアドレス変換の説
明図、第３図はアドレス変換テーブルを示す図、第４図
はアドレス変換の処理フロー図、第５図はアトＶス変換
機構の実施例図である。 ２０１・・・リンケージケーブル（伝送線路）、２１０
゜２２０．２３０・・・プロクラマプルコントローラ、
２１７．２２７・・・アトＶス変換機構、２１６゜２２
６・・・バッファ用メモリ。
明図、第３図はアドレス変換テーブルを示す図、第４図
はアドレス変換の処理フロー図、第５図はアトＶス変換
機構の実施例図である。 ２０１・・・リンケージケーブル（伝送線路）、２１０
゜２２０．２３０・・・プロクラマプルコントローラ、
２１７．２２７・・・アトＶス変換機構、２１６゜２２
６・・・バッファ用メモリ。
Claims (1)
- 【特許請求の範囲】 １、複数個のプログラマブルコントローラと、該複数個
のプログラマブルコントローラ相互を接続するリンケー
ジ伝送線路とより成り、 各プログラマブルコントローラは、ＣＰＵと主メモリと
Ｉ／Ｏとより成るプログラマブルコントローラ本体部と
、他プログラマブルコントローラからの入出力データを
リンケージ伝送路を介して取込み格納するバッファ用メ
モリとを具えると共に、 該バッファメモリのアドレスと自己のプログラマブルコ
ントローラ本体部及びリンケージ伝送路を介してのアド
レスとの対応づけを行うアドレス変換機構を、各プログ
ラマブルコントローラのバッファ用メモリ対応に設けて
なるマルチプログラマブルコントロール装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2943685A JPS61190603A (ja) | 1985-02-19 | 1985-02-19 | マルチプログラマブルコントロ−ル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2943685A JPS61190603A (ja) | 1985-02-19 | 1985-02-19 | マルチプログラマブルコントロ−ル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190603A true JPS61190603A (ja) | 1986-08-25 |
Family
ID=12276082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2943685A Pending JPS61190603A (ja) | 1985-02-19 | 1985-02-19 | マルチプログラマブルコントロ−ル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190603A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104283A (ja) * | 2007-10-22 | 2009-05-14 | Koyo Electronics Ind Co Ltd | Ｍｏｄｂｕｓでデータを送受処理する方式およびプログラマブルコントローラ等の制御機器 |
-
1985
- 1985-02-19 JP JP2943685A patent/JPS61190603A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104283A (ja) * | 2007-10-22 | 2009-05-14 | Koyo Electronics Ind Co Ltd | Ｍｏｄｂｕｓでデータを送受処理する方式およびプログラマブルコントローラ等の制御機器 |
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