JPS61191046A - Ｍｏｓ半導体集積回路の分離方法 - Google Patents
Ｍｏｓ半導体集積回路の分離方法Info
- Publication number
- JPS61191046A JPS61191046A JP60031828A JP3182885A JPS61191046A JP S61191046 A JPS61191046 A JP S61191046A JP 60031828 A JP60031828 A JP 60031828A JP 3182885 A JP3182885 A JP 3182885A JP S61191046 A JPS61191046 A JP S61191046A
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- JP
- Japan
- Prior art keywords
- oxide film
- region
- layer
- oxidation
- mask layer
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＭＯＳ半導体集積回路の分離方法、特に厚いフ
ィールド酸化膜を有し且つその直下にフィールド酸化膜
より狭いチャンネルストッパ領域を有するＭＯＳ半導体
集積回路の分離方法に関する。
ィールド酸化膜を有し且つその直下にフィールド酸化膜
より狭いチャンネルストッパ領域を有するＭＯＳ半導体
集積回路の分離方法に関する。
（ロ）従来の技術
ＭＯＳ半導体集積回路では、半導体基板に形成されるＭ
ＯＳトランジスタ間の分離をするため、選択酸化法ＣＬ
ＯＣＯ３法）により形成した厚いフィールド酸化膜を設
け、このフィールド酸化膜下にチャンネルストッパ領域
を形成し、基板反転電圧を高める方法が採用されていた
（例えば特公昭４９−１７０６９号公報参照）。
ＯＳトランジスタ間の分離をするため、選択酸化法ＣＬ
ＯＣＯ３法）により形成した厚いフィールド酸化膜を設
け、このフィールド酸化膜下にチャンネルストッパ領域
を形成し、基板反転電圧を高める方法が採用されていた
（例えば特公昭４９−１７０６９号公報参照）。
しかしながら斯上したＬＯＣＯ８法による分離方法では
、フィールド酸化膜およびチャンネルストッパ領域の形
成がセルファラインにより行なわれるので、チャンネル
ストッパ領域はフィールド酸化膜下全面に形成され、Ｍ
ＯＳ）ランジスタを形成する能動領域までくい込んでし
ま５゜第２図は従来のＭＯＳ半導体集積回路の分離方法
による断面構造を示し、図中αＤはＰ型シリコン基板、
（１２１はゲート酸化膜、α３は多結晶シリコンゲート
電極、α机まＭＯＳトランジスタのドレイン領域となる
Ｎ 型領域、 ＣＩＳはソース領域となるＮ＋型領領域
（１６１は選択酸化法で形成したフィールド酸化膜、α
ＤはＰ 型のチャンネルストッパ領域である。
、フィールド酸化膜およびチャンネルストッパ領域の形
成がセルファラインにより行なわれるので、チャンネル
ストッパ領域はフィールド酸化膜下全面に形成され、Ｍ
ＯＳ）ランジスタを形成する能動領域までくい込んでし
ま５゜第２図は従来のＭＯＳ半導体集積回路の分離方法
による断面構造を示し、図中αＤはＰ型シリコン基板、
（１２１はゲート酸化膜、α３は多結晶シリコンゲート
電極、α机まＭＯＳトランジスタのドレイン領域となる
Ｎ 型領域、 ＣＩＳはソース領域となるＮ＋型領領域
（１６１は選択酸化法で形成したフィールド酸化膜、α
ＤはＰ 型のチャンネルストッパ領域である。
（ハ）発明が解決しようとする問題点
斯るＭＯＳ半導体集積回路では第２図に示すように、チ
ャンネルストッパ領域αηのくい込みによってドレイン
領域α４ならびにソース領域α９の一部分とチャンネル
ストッパ領域αηとの間に重畳部分ｕ８が形成され、こ
の部分にはＰＮ 接合が存在するところとなり、寄生
接合容量が増加する欠点があった。またフィールド酸化
膜αｅの周辺部分にはバーズビークと呼ばれる突起が生
じ、後でのホトレジスト工程や電極形成工程での障害と
なる欠点もあった。
ャンネルストッパ領域αηのくい込みによってドレイン
領域α４ならびにソース領域α９の一部分とチャンネル
ストッパ領域αηとの間に重畳部分ｕ８が形成され、こ
の部分にはＰＮ 接合が存在するところとなり、寄生
接合容量が増加する欠点があった。またフィールド酸化
膜αｅの周辺部分にはバーズビークと呼ばれる突起が生
じ、後でのホトレジスト工程や電極形成工程での障害と
なる欠点もあった。
に）問題点を解決するための手段
本発明は断点に鑑みてなされ、分離領域全体をくぼませ
る工程とＣＶＤ酸化膜（６）の反応性イオンエツチング
する工程により、チャンネルストッパ領域（９）の能動
領域ααへのくい込みをなくし且つバーズビークの発生
も抑えたＭＯＳ半導体集積回路の分離方法を提供するも
のである。
る工程とＣＶＤ酸化膜（６）の反応性イオンエツチング
する工程により、チャンネルストッパ領域（９）の能動
領域ααへのくい込みをなくし且つバーズビークの発生
も抑えたＭＯＳ半導体集積回路の分離方法を提供するも
のである。
（ホ）作用
本発明に依れば、ＣＶＤ酸化膜（６）を耐酸化マスク層
（２）の周縁部に選択的に残すことにより、チャンネル
ストッパ領域（９）となるイオン注入層（７）がフィー
ルド酸化膜（８）より狭くイオン注入できチャンネルス
トッパ領域（９）の能動領域へのくい込みを抑えること
ができ、また選択酸化時にはＣＶＤ酸化膜（６）の端面
より酸化されるのでバーズビークの発生を抑えることが
できる。
（２）の周縁部に選択的に残すことにより、チャンネル
ストッパ領域（９）となるイオン注入層（７）がフィー
ルド酸化膜（８）より狭くイオン注入できチャンネルス
トッパ領域（９）の能動領域へのくい込みを抑えること
ができ、また選択酸化時にはＣＶＤ酸化膜（６）の端面
より酸化されるのでバーズビークの発生を抑えることが
できる。
（へ）実施例
本発明に依るＭＯ３半導体集積回路の分離方法を第１図
げ）乃至（へ）を参照して詳述する。
げ）乃至（へ）を参照して詳述する。
本発明の第１の工程は第１図げ）に示す如＜、一導電型
の半導体基板＋１１上に耐酸化マスク層（２）を形成す
ることにある。本工程ではＰ型のシリコン基板（１）の
表面を熱酸化して、厚さ約１００ ＯＡの酸化シリコン
膜（３）を形成した後、周知のＣＶＤ法により耐酸化マ
スク層（２）として働く窒化シリコン膜を約３００ＯＡ
の厚さに形成する。
の半導体基板＋１１上に耐酸化マスク層（２）を形成す
ることにある。本工程ではＰ型のシリコン基板（１）の
表面を熱酸化して、厚さ約１００ ＯＡの酸化シリコン
膜（３）を形成した後、周知のＣＶＤ法により耐酸化マ
スク層（２）として働く窒化シリコン膜を約３００ＯＡ
の厚さに形成する。
本発明の第２の工程は第１図（ロ）に示す如く、耐酸化
マスク層（２）上に所望のパターンのホトレジスト層（
４）を付着し、耐酸化マスク層（２Ｊをエツチングして
分離領域（５）となる部分を露出し、更に半導体基板（
１）をエツチングして分離領域＋５１全体をくぼませる
ことにある。本工程ではホトレジスト層（４）を耐酸化
マスク層（２）全面に塗布した後所望のパターンに露光
感光した後、所望のパターンのホトレジスト層（４）を
残存させる。続いてホトレジスト層（４）をマスクとし
て窒化シリコン膜（２）を熱リン酸でエツチングしてホ
トレジスト層（４）と同形状の窒化シリコン膜（２）を
残す。更に続いて混酸により酸化シリコン膜（３）およ
び半導体基板（ＩＩをエツチングして。
マスク層（２）上に所望のパターンのホトレジスト層（
４）を付着し、耐酸化マスク層（２Ｊをエツチングして
分離領域（５）となる部分を露出し、更に半導体基板（
１）をエツチングして分離領域＋５１全体をくぼませる
ことにある。本工程ではホトレジスト層（４）を耐酸化
マスク層（２）全面に塗布した後所望のパターンに露光
感光した後、所望のパターンのホトレジスト層（４）を
残存させる。続いてホトレジスト層（４）をマスクとし
て窒化シリコン膜（２）を熱リン酸でエツチングしてホ
トレジスト層（４）と同形状の窒化シリコン膜（２）を
残す。更に続いて混酸により酸化シリコン膜（３）およ
び半導体基板（ＩＩをエツチングして。
分離領域（５１全体の半導体基板（１）を約０．３μの
深さにくぼませている。
深さにくぼませている。
本発明の第３の工程は第１図（ハ）に示す如く、耐酸化
マスク層（２）および分離領域（５）上全面にＣＶＤ酸
化膜（６）を付着することにある。本工程では周知のＣ
ＶＤ法によって全表面に約７０００〜１００００Ａの厚
みにＣＶＤ酸化膜（６）を積層する。
マスク層（２）および分離領域（５）上全面にＣＶＤ酸
化膜（６）を付着することにある。本工程では周知のＣ
ＶＤ法によって全表面に約７０００〜１００００Ａの厚
みにＣＶＤ酸化膜（６）を積層する。
本発明の第４の工程は第１図に）に示す如く、ＣＶＤ酸
化膜（６）を反応性イオンエツチングして分離領域（５
）上の耐酸化マスク層＋２７に隣接する部分に残存させ
、分離領域（５）の中央部分は半導体基板＋１１を露出
させることにある。反応性イオンエツチングによりＣＶ
Ｄ酸化膜（６１を異方性エツチングすると。
化膜（６）を反応性イオンエツチングして分離領域（５
）上の耐酸化マスク層＋２７に隣接する部分に残存させ
、分離領域（５）の中央部分は半導体基板＋１１を露出
させることにある。反応性イオンエツチングによりＣＶ
Ｄ酸化膜（６１を異方性エツチングすると。
耐酸化マスク層（２）および分離領域（５）の中央部分
上のＣＶＤ酸化膜（６（は完全に除去されるが、分離領
域（５）周辺の耐酸化マスク層（２）に隣接する部分の
ＣＶＤ酸化膜（６）は垂直方向に厚いのでエツチングさ
れずに残存する。具体的には耐酸化マスク層（２）間の
分離領域（５１の巾を１．３μｍに設定し、ＣＶＤ酸化
膜（６）は耐酸化マスク層（２）から０．３〜０．５μ
ｍの巾で残存する。
上のＣＶＤ酸化膜（６（は完全に除去されるが、分離領
域（５）周辺の耐酸化マスク層（２）に隣接する部分の
ＣＶＤ酸化膜（６）は垂直方向に厚いのでエツチングさ
れずに残存する。具体的には耐酸化マスク層（２）間の
分離領域（５１の巾を１．３μｍに設定し、ＣＶＤ酸化
膜（６）は耐酸化マスク層（２）から０．３〜０．５μ
ｍの巾で残存する。
本発明の第５の工程は第１図（ホ）に示す如く、耐酸化
マスク層（２１および残存するＣＶＤ酸化膜（６）をマ
スクにイオン注入し、分離領域（５１より狭い範囲にイ
オン注入層（７）を形成することＫある。本工程では前
工程で残存させたＣＶＤ酸化ａｌｌ（６１もイオン注入
のマスクとして働くので、セルファライン効果によって
分離領域（５）の中央部分にＰ 型のイオン注入層（７
）を形成できる。なおイオン注入はボロンイオンを用い
、加速電圧３０ＫｅＶでドーズ量３×１０ 個／ｄで行
い、耐酸化マスク層（２）であるシリコン窒化膜をマス
クとして働く範囲内を選定する。
マスク層（２１および残存するＣＶＤ酸化膜（６）をマ
スクにイオン注入し、分離領域（５１より狭い範囲にイ
オン注入層（７）を形成することＫある。本工程では前
工程で残存させたＣＶＤ酸化ａｌｌ（６１もイオン注入
のマスクとして働くので、セルファライン効果によって
分離領域（５）の中央部分にＰ 型のイオン注入層（７
）を形成できる。なおイオン注入はボロンイオンを用い
、加速電圧３０ＫｅＶでドーズ量３×１０ 個／ｄで行
い、耐酸化マスク層（２）であるシリコン窒化膜をマス
クとして働く範囲内を選定する。
本発明の第６の工程は第１図（へ）に示す如（、耐酸化
マスク層（２；を用いて半導体基板（１）表面を選択酸
化して分離領域（５）に厚いフィールド酸化膜（ａｔを
形成し、フィールド酸化膜（８）下に同時にチャンネル
ストッパ領域（９）を形成すること忙ある。本工程では
耐酸化マスク層（２）および残存したＣＶＤ酸化膜（６
）を残したままで、周知の方法で選択酸化を行い、分離
領域（５）に埋め込み屋の厚いフィールド酸化膜（８）
を形成する。このときフィールド酸化膜（８）下にはイ
オン注入層（７）がドライブインされてチャンネルスト
ッパ領域（９）が形成される。このチャンネルストッパ
領域（９）はイオン注入層（７）を選択的に分離領域（
５１の中央部に形成しているので、能動領域（ＩＧへの
くい込みは完全忙防止できる。また選択酸化はＣＶＤ酸
化膜（６）の存在によりＣＶＤ酸化膜（６）の周端より
始まるので、耐酸化マスク層（２）下までくい込んでフ
ィールド酸化膜（８）は形成されない。
マスク層（２；を用いて半導体基板（１）表面を選択酸
化して分離領域（５）に厚いフィールド酸化膜（ａｔを
形成し、フィールド酸化膜（８）下に同時にチャンネル
ストッパ領域（９）を形成すること忙ある。本工程では
耐酸化マスク層（２）および残存したＣＶＤ酸化膜（６
）を残したままで、周知の方法で選択酸化を行い、分離
領域（５）に埋め込み屋の厚いフィールド酸化膜（８）
を形成する。このときフィールド酸化膜（８）下にはイ
オン注入層（７）がドライブインされてチャンネルスト
ッパ領域（９）が形成される。このチャンネルストッパ
領域（９）はイオン注入層（７）を選択的に分離領域（
５１の中央部に形成しているので、能動領域（ＩＧへの
くい込みは完全忙防止できる。また選択酸化はＣＶＤ酸
化膜（６）の存在によりＣＶＤ酸化膜（６）の周端より
始まるので、耐酸化マスク層（２）下までくい込んでフ
ィールド酸化膜（８）は形成されない。
このため通常の選択酸化により生ずるバーズビークは発
生しないのである。耐酸化マスク層（２；の周辺に残存
するＣＶＤ酸化膜（６１は耐酸化マスク層（２）のエツ
チング除去時に同時に除去すると良い。
生しないのである。耐酸化マスク層（２；の周辺に残存
するＣＶＤ酸化膜（６１は耐酸化マスク層（２）のエツ
チング除去時に同時に除去すると良い。
本発明の最終工程では能動領域ａ〔に所定のＭ０Ｓトラ
ンジスタを形成している。
ンジスタを形成している。
（ト）発明の効果
本発明の分離方法では、チャンネルストッパ領域（９）
となるイオン注入層（７）の形成を耐酸化マスク層（２
）およびＣＶＤ酸化膜（６）を用いてセル７アラインに
より実現でき、しかもイオン注入層（７）を分離領域（
５）内にこれより狭い面積でセル７アラインにより形成
できる。このためチャンネルストッパ領域（９）をフィ
ールド酸化膜（８）下に容易忙形成でき、しかも能動領
域αＱへのチャンネルストッパ領域（９）のくい込みを
防止でき寄生接合容量の増加を有効に抑えられる。
となるイオン注入層（７）の形成を耐酸化マスク層（２
）およびＣＶＤ酸化膜（６）を用いてセル７アラインに
より実現でき、しかもイオン注入層（７）を分離領域（
５）内にこれより狭い面積でセル７アラインにより形成
できる。このためチャンネルストッパ領域（９）をフィ
ールド酸化膜（８）下に容易忙形成でき、しかも能動領
域αＱへのチャンネルストッパ領域（９）のくい込みを
防止でき寄生接合容量の増加を有効に抑えられる。
また本発明の分離方法では、ＣＶＤ酸化膜（６）をイオ
ン注入のマスクの他に選択酸化のマスクとして共用する
ので１選択酸化はＣＶＤ酸化膜（６）の周端より始まり
、フィールド酸化膜（８）の耐酸化マスク層（２）下へ
のくい込みがなくバーズビークの発生を抑えることがで
きる。
ン注入のマスクの他に選択酸化のマスクとして共用する
ので１選択酸化はＣＶＤ酸化膜（６）の周端より始まり
、フィールド酸化膜（８）の耐酸化マスク層（２）下へ
のくい込みがなくバーズビークの発生を抑えることがで
きる。
第１図（イ）乃至（へ）は不発明によるＭＯ５半導体集
積回路の分離方法を説明する断面図、第２図は従来の分
離方法を説明する断面図である。 主な図番の説明 （１）は半導体基板、（２）は耐酸化マスク層、（５Ｉ
は分離領域、（６１はＣＶＤ酸化膜、（８）はフィール
ド酸化膜、（９；はチャンネルストッパ領域である。
積回路の分離方法を説明する断面図、第２図は従来の分
離方法を説明する断面図である。 主な図番の説明 （１）は半導体基板、（２）は耐酸化マスク層、（５Ｉ
は分離領域、（６１はＣＶＤ酸化膜、（８）はフィール
ド酸化膜、（９；はチャンネルストッパ領域である。
Claims (1)
- （１）一導電型の半導体基板上に耐酸化マスク層を形成
する工程、 該耐酸化マスク層上に所望のパターンのホトレジスト層
を付着して前記耐酸化マスク層をエッチングして分離領
域となる部分を露出し更に前記半導体基板をエッチング
して前記分離領域全体をくぼませる工程、 前記耐酸化マスク層および分離領域上にＣＶＤ酸化膜を
付着する工程、 該ＣＶＤ酸化膜全面を反応性イオンエッチングして分離
領域上の前記耐酸化マスク層に隣接する周辺部分に前記
ＣＶＤ酸化膜を残存させ、前記分離領域の中央部分を露
出する工程、 前記耐酸化マスク層と残存するＣＶＤ酸化膜をマスクと
してイオン注入し前記分離領域より狭い範囲にイオン注
入層を形成する工程、 前記耐酸化マスク層および残存するＣＶＤ酸化膜を用い
て前記半導体基板表面を選択的に酸化して前記分離領域
にフィールド酸化膜を形成し且つ該フィールド酸化膜下
にチャンネルストッパ領域を形成する工程とを具備する
ことを特徴とするＭＯＳ半導体集積回路の分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60031828A JPS61191046A (ja) | 1985-02-20 | 1985-02-20 | Ｍｏｓ半導体集積回路の分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60031828A JPS61191046A (ja) | 1985-02-20 | 1985-02-20 | Ｍｏｓ半導体集積回路の分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61191046A true JPS61191046A (ja) | 1986-08-25 |
Family
ID=12341933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60031828A Pending JPS61191046A (ja) | 1985-02-20 | 1985-02-20 | Ｍｏｓ半導体集積回路の分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61191046A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179431A (ja) * | 1988-01-06 | 1989-07-17 | Toshiba Corp | 半導体装置の製造方法 |
| US4965221A (en) * | 1989-03-15 | 1990-10-23 | Micron Technology, Inc. | Spacer isolation method for minimizing parasitic sidewall capacitance and creating fully recessed field oxide regions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587839A (ja) * | 1981-07-07 | 1983-01-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59165434A (ja) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-02-20 JP JP60031828A patent/JPS61191046A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587839A (ja) * | 1981-07-07 | 1983-01-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59165434A (ja) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179431A (ja) * | 1988-01-06 | 1989-07-17 | Toshiba Corp | 半導体装置の製造方法 |
| US4965221A (en) * | 1989-03-15 | 1990-10-23 | Micron Technology, Inc. | Spacer isolation method for minimizing parasitic sidewall capacitance and creating fully recessed field oxide regions |
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