JPS61191123A - 狭帯域アナログ入力信号をデジタル形に変換する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、狭帯域アナログ入力信号をデジタル形に変換
する装置に関するものである。

従来の技術 既知の原理に基づいてこのような変換を行なう方法を添
付図面の第１図に例示している。ライン１への入力信号
は、オーディオ信号によって変調された例えば２．５　
ＭＨｚのＩＦ（中間周波数）搬送波周波数である。この
人力信号は、その１般送波周波数に中心を置くバンドパ
スフィルタ２を通過し、それから、減賃点３にてフィー
ドバック信号で減算されてエラー信号をライン４に与え
る。このエラー信号は、増巾器５にて増ｌ］され、サン
プルホールド回路６及び通常のアナログ−デジタル変換
器７によってデジタル形に変換される。アナログ−デジ
タル変換器７は、入力信号の公称周波数（２，５Ｍｌｌ
ｚ　）の整数倍（この場合には、４倍）、すなわち１０
Ｍ１ｌｚにて動作する。この変換器７は、８ビツト出力
を有しており、これは、必要とされる速度で動作できる
現在手に入る最大のものである。

アナログ−デジタル変換器７の８ビツト出力は、１８ビ
ツト加算器８の１つの入力へ通される。加算器８の１８
ビツト出力は、遅延回路９へ通され、その遅延回路９に
おいて、その１８ビツト出力は、入力信号の公称周波数
の１周期だけ、すなわち、サンプルホールド回路６の４
つのサンプル周期だけ遅延させられる。遅延回路９の出
力は、加算器８の第２の入力へ通され且つデジタル−ア
ナログ変換器１０へ通さ耗る。デジタル−アナログ変換
器１０の出力は、ライン１）を通して減算点３に加えら
れる。

第１図の構成では、遅延回路９の出力から加算器８の入
力へのフィードバックがなされているため、ライン】１
の信号は、その入力信号が１つのサイクルから次のサイ
クルまでに大巾には変化しないと仮定すると、入力信号
とはソ′等しくなるような状態へ向う傾向にある。そし
て、゛前述の仮定は、狭帯域信号の場合には正しいもの
である。従って、ライン１）の信号は、１つのサイクル
から次のサイクルまでに少ししか変化しないと仮定され
る搬送波の前のサイクルに基づく入力信号の予想値であ
ると考えられる。ライン４の信号は、従って、実際の信
号と予想信号との差を表わすエラー信号である。

理解しうるように、第１図の構成によれば、８ビツトの
みのアナログ−デジタル変換器を使用して入力信号を１
８ビツト形にデジタル化することができる。このような
ことが可能なのは、アナログ−デジタル変換器は、入力
信号の全体でなく、上長−信号のみをデジタル化すれば
よいからである。

発明が解決しようとする問題点 第１図の装置が取り扱うことのできる入力信号の帯域中
は、エラー信号（大きな帯域中に対してはより大きい）
がアナログ−デジタル変換器の８ビツト出力によって表
わされねばならないという事実によって制限されている
。

本発明の目的は、より大きなアナログーデジタル変換器
を使用せずにより広い帯域中に使用できるようにするこ
とにある。

問題点を解決するための手段 本発明によれば、出力の桁が必要な精度に対して十分で
ないアナログ−デジタル変換器と、該アナログ−デジタ
ル変換器の出力を受けるべく接続される１つの入力を有
する第１加算器と、該第１加算器からの出力を遅延させ
るための第１遅延装置と、前記遅延された信号を使用し
て前記第１加算器へ第２の入力を与える手段と、前記入
力信号と前記遅延信号とからエラー信号を与える手段と
、前記エラー信号を前記アナログ−デジタル変換器へ供
給するエラー信号供給手段とを備えている狭帯域アナロ
グ入力信号をデジタル形に変換する装置において、前記
エラー信号供給手段は、前記第１加算器からの信号を受
けるべく接続された１つの入力を有する第２加算器と、
該第２加算器の出力を受ける第２遅延装置と、該第２遅
延装置の出力を前記第２加算器の第２の入力へ供給する
手段と、前記第１及び第２加算器の出力を受けるべく接
続された第３加算器と、該第３加算器の出力を受けるべ
き接続されたデジタル−アナログ変換器と、前記入力信
号から前記デジタル−アナログ変換器の出力を減算する
手段とを含むことを特徴とする。

作　　　用 本発明によると、アナログ−デジタル変換器に加えら些
るエラー信号を、所定のバンド幅に対して十分に小さく
することができ、所定のザイズのアナログ−デジタル変
換器に対してより広いバンド幅の信号を通過することが
可能となる。

第２、第３の加算器は、第１の遅延回路のタップを介し
て第１の加算器からの信号を受けるように構成されるの
が好ましい。このようにすると、アナログ−デジタル変
換器によって発生した遅延を補償することが可能となる
。同様にして、第３の加算器を、第２の遅延回路のタッ
プを介して第２の加算器の出力を受けるように接続する
ことができるが、第３の加算器が第２の加算器の出力を
直接受けるようして、変換器が最も広いバンド幅を有す
るようにするのが好ましい。

本発明から得られる特徴的な効果の一つは、最小の位相
、振幅ひずみで、システムが狭帯域入力信号をデジタル
表示する点にある。

実施例 本発明の実施の一方法を添付図面の第２図に基づいて説
明する。第１図の装置と同じ第２図の装置は、同一の参
照番号で示されている。　；第２図について説明する。

加算器８の１．６ビツ　　　　□トの出力は、タップ付
遅延線９Ａの一端に伝達される。この遅延線９Ａは、そ
の他端が加算器８の第２の入力に接続されていて、サン
プル周期のちょうど４倍の遅れを生じさせる。遅延ｍ９
Ａ’ｏり：、９　　。

ンプは、第２の加算器１２の一方の入力に接続さ　：　
　　゛れている。この第２の加算器１２は１８ビツトの
容量を有していて、その出力は遅延回路１３で第２の遅
延、この場合もサンプル周期の４倍の遅延を受ける。２
つの加算器ｉすなわち、１６ビツト。７□８□１８）；
ｙ）（７）７１゜や、□、、ワ１．：・　　゛としてい
る分解能に違いが生じる。なぜならば第■の加算器８及
び遅延回路９は、予想エラーを取り扱っていて、第２の
加算器及び遅延回路は予想値を取り扱っているからであ
る。加算器１２の出力は、加算器１５で遅延線９Ａのタ
ップの出力に加算され、１８ビツトのデジタル−アナロ
グ変換器１６に伝送される。このデジタル−アナログ変
換器１６の出力は、フィルタ１７でろ波されたのち、減
算点３で入力信号から減算される。この減算点３の出力
は、増幅器５で増幅されて、その後第１図に示されたと
同様に構成要素６．７．８に伝送される。

フィルタ１７の目的は、デジタル−アナログ変換過程で
生じるサンプル周波数とその高調波とに関連する成分を
除去して、入力信号周波数の成分だけを残すことである
。このフィルタによって減算点において２つの信号が搬
送波周波数か又はその近くの周波数で動作する。フィル
タを用いない、回路と比較して出力の振幅の変化速度が
減少し、サンプルホールド回路６のタイミング精度が緩
和される。分解能を更にあげる必要があるならば、予想
ループの数を増加させることが可能である。

第３図の回路の改変板において、第２の加算器１２及び
第３の加算器１８の分解能は減少され、そして第２の遅
延回路１３の処理可能であるビット数も減少され、１２
ビツトの分解能のみを有するが出力レベルでは１８ビツ
トに等しい精度を有するデジタル−アナログ変換器を備
えている。このように改変して、第１の加算器８及び第
１の遅延回路９が構成するループの量子化ノイズ形成性
質を利用しているので、前述した１８ビツトのデジタル
−アナログ変換器が得るような信号帯域について同じ精
度が得られる。このような仕様を有するデジタル−アナ
ログ変換器は、全１８ビット分解能を有するデジタル−
アナログ変換器より低価格であり、第２の加算器１２、
第３の加算器１Ｂ及び第２の遅延回路１３を形成する回
路もより簡単になる。

【図面の簡単な説明】

第１図は従来技術における狭帯域アナログ入力信号をデ
ジタル形に変換する装置を示す図、】１ 第２図は本発明の一実施例による狭帯域アナログ人力信
号をデジタル形に変換する装置を示す図である。 ２・・・フィルタ、５・・・増幅器、６・・・ザンプル
ボールド回路、７・・・アナログデジタル回路、９Ａ・
・・遅延線、１３・・・遅延回路、Ｉ６・・・デジタル
−アナログ変換器。 昭和　　年　　月　　日 特許庁長官　　宇　賀　道　部　　殿 ３、補正をする者 事件との関係　　　出願人 ４、代理人

Claims (6)

【特許請求の範囲】
1. （１）出力の桁が必要な精度に対して十分でないアナロ
   グ−デジタル変換器と、該アナログ−デジタル変換器の
   出力を受けるべく接続される１つの入力を有する第１加
   算器と、該第１加算器からの出力を遅延させるための第
   １遅延装置と、前記遅延された信号を使用して前記第１
   加算器へ第２の入力を与える手段と、前記入力信号と前
   記遅延信号とからエラー信号を与える手段と、前記エラ
   ー信号を前記アナログ−デジタル変換器へ供給するエラ
   ー信号供給手段とを備えている狭帯域アナログ入力信号
   をデジタル形に変換する装置において、前記エラー信号
   供給手段は、前記第１加算器からの信号を受けるべく接
   続された１つの入力を有する第２加算器と、該第２加算
   器の出力を受ける第２遅延装置と、該第２遅延装置の出
   力を前記第２加算器の第２の入力へ供給する手段と、前
   記第１及び第２加算器の出力を受けるべく接続された第
   ３加算器と、該第３加算器の出力を受けるべき接続され
   たデジタル−アナログ変換器と、前記入力信号から前記
   デジタル−アナログ変換器の出力を減算する手段とを含
   むことを特徴とする装置。
2. （２）前記第２加算器及び第３加算器が前記第１加算器
   から前記第１遅延装置のラップを介して前記信号を受け
   るように配置された特許請求の範囲第（１）項記載の装
   置。
3. （３）前記第３加算器が前記第２加算器の出力を直接に
   保持する特許請求の範囲第（１）項又は第（２）項記載
   の装置。
4. （４）デジタル−アナログ変換過程で入り込んだ標本化
   周波数成分を除去するように、前記デジタル−アナログ
   変換器の出力をフィルタするための手段を備える特許請
   求の範囲第（１）項記載の装置。
5. （５）前記第２加算器、第３加算器及び第２遅延装置が
   分解能において減少し、分解能が減少しているが全分解
   能をもつデジタル−アナログ変換器に等しい出力レベル
   についての精度を有するデジタル−アナログ変換器を備
   え、前記第１加算器及び第１遅延装置が構成するループ
   の量子化ノイズ形成性質を利用している特許請求の範囲
   第（１）項記載の装置。
6. （６）特許請求の範囲第（５）項に記載され、そして添
   付図面の第２図に関して実質的に記載された装置。