JPS61193183A - 乱数発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、乱数発生回路に関し、特に暗号機およびモン
テカルロ・シミュレータ等で使用される疑似乱数発生回
路に関するものである。

〔発明の背景〕

暗号機には、疑似乱数を使用するが、従来より乱数とし
て、２値Ｍ系列乱数が使用されている。これは、米国特
許第３８１６７６４号、米国特許第３９１１２１６号各
明細書に記載されているように、ガロア体０Ｆ（２ｎ）
上に作られるものである。このため、長周期の乱数を発
生させるには。

高次の２の拡張ガロア体を得る必要があった。

〔発明の目的〕

本発明の目的は、長周期の疑似乱数を比較的低次の多値
既約多項式で発生し、２値演算回路で実現して、これを
暗号装置およびモンテカルロ・シミュレーションの乱数
として使用できるような乱数発生回路を提供することに
ある。

〔発明の構成〕

上記目的を達成するため、本発明の乱数発生回路は、Ｍ
　ｒ　＝　２　ｒ−１ガロア体ＧＦ（Ｍｒｎ）上り乱数
を発生させるため、Ｍｒ個のビット加算器を用い、最上
位ビットの桁上げ出力を、最下位ビットの桁上げ入力に
接続し、Ａｎｄ回路の出力が総て′１″のとき、結果出
力ビットを０′″とするようなＭｒ値加算回路と、該Ｍ
ｒ値加算回路の加算出力にその出力が接続され、ｒ×ｒ
Ｘノビ乗算器を用いたＭｒ値乗算回路と、各段ｒ個のシ
フトレジスタ複数段とで構成されることに特徴がある。

〔発明の実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第２図は１本発明に使用される２ビツトの加算器の説明
図である。

一般に、ガロア体は、素数ｐを素体として、ガロア体Ｇ
Ｆ（ｐｎ）に拡張できる。一方、電子計算機等で使用さ
れている演算回路は、２値演算である。従って、素数ｐ
の演算を、２値演算を基にして行うことを提案する。先
ず、素数ｐには、Ｐ＝２”−１・・・・・　（１） のメルセンヌ数を選ぶ。この数は、２値数からの変換が
容易である。また、基本的に、２進演算が使用できる。

例えば、Ｍ２＝２２−１＝３　　　の３値演算では、２
個の２進演算器を利用して演算を行う、また、ｉ　（１
１）２　（＝　（３）３＝Ｏ）を有効に利用することを
考えた。

以下、３値の例について説明する。

第２図の１は、１ビツトの加算器である。すなわち、ｊ
、ｋを各１ビツト入力、μを下位からの桁上げビット入
力とすると、これらの２進計算結果は１桁上げ出力ビッ
トＣと、出力ビットｅとである。

第３図は、第２図の加算器と論理回路とを組合せた３値
加算回路の構成図であり、第４図は第３図の演算結果を
示す図である。

第３図において、１は２ビット加算器、２は排他的論理
和回路（ｍｏｄ２演算回路）またはナンド回路、３はア
ンド回路である。また、第４図の横をａｉ１ａｔｅ縦を
す、ｂｌ、内部（７）ａ、ｂ交点をｅ２ｅ□とする。

いは、Ｃａｘｅａｘ）を（１０）とし、（ｂ８゜ｂｓ）
を（１０）とすれば、第３図より。

ａ　２＋ｂ　２によりｃ２＝１が出力し、これがμｍに
入力することにより、ｅｌ：＝１が出力する。

その結果として、（ｅａｅｔ）＝　（０１）である。

なお、このとき、（ｄｔ−ｄｔ）は（０１）であるため
、排他的論理和回路２の出力はｌとなり、アンド回路３
の出力はＣａｘ−ｅｘ）＝　（０１）となる、また、別
の例では、（ａｚ＋　ａｉ）＝（０１）＝　　（ｂ２．
ｂよ）＝（１０）のとき、加算器１の出力は（ｄ２．ｃ
ｔｔ）＝　（ｉｔ）であるため、排他的論理和回路２の
出力は０となり、従って、アンド回路３の出力は（ｅｇ
ｏ　ａｔ）＝（００）である。

なお、ここで、（００）＝Ｏ，（ＯＸ）＝１゜（１０）
＝２．とすれば、第４図は、３値演算表となっている。

この３値演算回路を用いて、３値最大周期疑似乱数発生
回路を構成する。

３値最大周期疑似乱数は１次数ｎの原始既約多項式ｆ　
ｎ（ｘ）＝ａ　ｎｘｎ＋ａ　ｎ−□ｘ”−”＋　・・・
・拳ａ　１ｘ十ａ　Ｏ・・・　（２）（ａｉは、０，１
．２である）により求められる。

その周期Ｐｎは、Ｐ＝３ｎ−１である。

ｎ＝３の場合、ｆ　３　（ｘ）＝ｘ”＋２ｘ＋１　・・
・・・　（３） 周期Ｐ３は、Ｐ、＝３３−１＝２６ そこで、ｆ、を３進表示し、上式（３）を（１０％式％ 初期値を（００１）ａとして、 （０１０）ｓ （１０００）ｓ＝　（０１２）３　　（ｍｏｄ　（１０
（１２００）３＝　（２１２）３　（ｍｏｄ　　ｆ３）
（２１２０）３：：　（１１１）３　（ｎｏｄ　　ｆａ
）（１１１０）３＝　（１２２）３ （１２２０）３＝　　（２０２）３　　（ｎｏｄ　　　
ｆ３）（２０２０）　　、＝　　（０１１）３　　（ｎ
ｏｄ　　　ｆ３）以下、同じようにして、 （１１００）３＝　（１１２）３ （１１２０）ｓ＝　（１０２）　３ （１０２０）３＝　（００２）ｓ （２００）ｚ （２０００）３＝　（０２１）３ （２１００）ａ”　（１２１）ｓ （１２１０）３＝　（２２２）３ （２２２０）　３＝　（２１１）ｚ （２１１０）３＝　（１０１）ｓ （１０１０）３＝　（０２２）ｓ （２２００）　３＝　（２２１）３ （２２１０）　３”　（２０１）３ （２０１０）ｓ”　（００１）３ これで１周期とする。

第５図は１本発明の一実施例を示す３値乱数発生回路の
ブロック図であって、シフトレジスタおよび３値加算回
路を使用している。

第５図において、Ｓ、１．Ｓ□２＊Ｓ２１＋５２２ｔＳ
３１＋Ｓ３ｇはシフトレジスタ４．Ａｏ。

Ａ１は第３図の３値加算器イである。この回路は、シフ
トクロツタにより駆動される。

先ず、８１□〜Ｓ３□のシフトレジスタがすべて′Ｏ”
にリセットされ、初期値として、Ｐ　２　＋Ｐ１＝（０
１）が入力されたとすると、第１クロツクに８１１＝１
がセットされる。このシフトレジスタの状態を、（００
，００，Ｏｆ）で示す。

すなわち、（Ｓ３□Ｓ　３１　＋　Ｓ　２２　＊　Ｓ　
１□５１１）である。

次のシフトクロックでは、（Ｐ２Ｐｌ）＝　（００）で
あれば、シフトレジスタの状態（Ｓ２の状態）は、（０
０，０１，００）である。

その次のシフトクロックでも、（ＰｇＰｘ）＝（００）
とする、Ｓ３状態は、（０１，００，００）である。

第４シフトクロツクでは、（Ｑ＊Ｑ１）＝　（０１）で
あって、Ａｏの入力ｂ！＝１．Ａ工の入力ｂ１＝１が発
生し、Ｓ４状態は、（００，０１゜１０）となる。

次のＳＩｓの状態は、（０１，１０，００）　であり　
Ｓｌの状態は、（１０，０１，１０）である。

第７シフトクロツクでは、（ＱｇＱ□）＝（１０）が発
生し、Ａ工人力は、（ａ２ａｔ）＝（１０）−（ｂｇｂ
ｘ）＝　（１０）　、出力は、（ｅｚｅ　１）＝　（０
１）、Ａｏ大入力、（ｂｚｂｘ）＝（０１）、出力は、
（ｅｇｅｘ）＝　（０１）となって、Ｓ７の状態は、（
ＯＸ、ＯＸ、０１）となる。

第８シフトクロツクでは、（ＱｇＱｘ）＝　（。

１）、Ａ、入力（ａｇａｔ）＝　（０１）−（ｂ２ｂＬ
）＝　（０１）、出力（ｅａｓｔ）＝　（１０）−Ａｏ
大入力ａｇａｚ）＝　（００）−（ｂｚｂｚ）＝　（１
０）、出力（ｅ　＊　ｅ　ｔ）　＝　（１０）となる。

第９シフトクロツクでは、（Ｑ２Ｑ□）＝（０１）、Ａ
、入力（８２ａｔ）＝　（１０）−（ｂｚｂ　ｔ）＝　
（０１）、出力（ｅ　２　ｅ　ｔ）　＝　（００）　−
Ａ、入力（ａ２ａｔ）＝　（００）、（ｂ２ｂｘ）＝　
（１０）、Ｓ”の状態は、（１０，００，１０）である
。

第１０シフトクロツクでは、（Ｑ２Ｑ１）＝（１０）＝
Ａｘ入力（ａ　ｘ　ａ　ｔ）　＝　（１０）　−（ｂｚ
ｂｘ）＝　（１ｏ）　、出力（ｅ２ｅｔ）＝（０１）、
Ａｏ大入力ｂｚｂｘ）＝　（ｏｘ）。

Ｓ１０の状態は、（００，０１，０１）である。

また、Ｓ１１の状態は、（０１，０１，００）である、
以下、同じようにして、 Ｓ”　２＝　（０１，０１，１０） Ｓｌ　３＝　（０１，００，１０） Ｓ１４＝　（００，００，１０） Ｓ１５＝　（００，１０，００） ＳＩＢ＝　（１０，００，００） Ｓ１フ＝　（００，１０，０１） Ｓ’　”＝　（１０，０１，００） ＳＩ　Ｂ＝　（０１，１０，０１） Ｓ　２　’＝　（１，０，１０，１０）Ｓ”＝　（１０
，０１，０１） ５２２＝　　（０１，００，０ｆ） Ｓ２３＝　　（００，１０，１０） Ｓ２’＝　　（１０，１０，００） Ｓ２Ｓ＝　　（１０，１０，０１） ８２Ｂ＝　　（１０，００，０１） Ｓ２７＝　（００，００，０１） でＳ’（７）状態に戻っている。すなわち、第５図では
、　　ｆ　３　（ｘ）＝ｘ３＋２ｘ＋１を満足している
。一般に、３値ｎ次については。

ｆｎ＝（ｘ）＝ｘｎ＋ａｎ−４ｘｎ−１＋・・・＋ｃ　
１　ｘ＋ａ　Ｏ の既約多項式について、２個１組のシフトレジスタをｎ
組用意し、ａｌ＝Ｏの位置に３値加算器イを設置する。

配線は、最終シフトレジスタの出力Ｑ２．Ｑ１を接続す
るが。

ａ１＝１のとき、Ｑ２→ｂ２端子ｅＱｌ→ｂ２端子、ａ
１＝２のとき、Ｑ２→ｂ２端子ｐ　Ｑ１＋ｂ１端子に接
続する。

乱数は、出力Ｑ　２　Ｑ　ｔを３値の乱数列として使用
する場合と、各組のレジスタの内容を乱数として使用す
る場合のいずれでも可能である。

このように１本実施例では、３値乱数が容易に発生でき
るため、ＧＦ（２ｎ）上の乱数に０Ｆ（３ｎ）上の乱数
が使用でき、従って、シミュレーション暗号への乱数の
応用範囲が拡張される。

すなわち、ＧＦ　（２ｎ）上の乱数周期Ｃ２がＣ２＝２
ｎ−１ に対して、ＧＦ　（３ｎ）上の乱数周期Ｃ３は、Ｃ，＝
３ｎ−１ であり、低次数で長周期の０３が得られる。

次に、他の実施例について、説明する。

この場合にも、素数ｐの演算を２値で行うために、能率
のよいメンセンヌ数Ｍ１＝２ｒ−１に着目し、メンセン
ヌ数の拡張体による演算回路を提案する。

例えば、Ｍ３＝２３−１＝７の７値演算では、３個の２
値演算回路を利用して演算を行う、７値数は、２進数３
ビツトにより表現できる。

（１）？＝　（００１）２ （２）？＝　（０１０）、ｚ （３）？＝　（０１１）ｚ （４）？＝　（１００）２ （５）　　？＝　　（１０１）　　ｔ （６）　　？＝　　（１１０）２ ここで、（ａ）７は７値、（ＸＸり２は２進数を示す。

以下１本発明の一実施例として、７値の例について説明
する。

第６図（ａ）、（ｂ）は、それぞれ１＋１ビツト加算器
１１および３×３ビット乗算器１２の構成図である。ａ
、ｂは入力、Ｕは桁上げ入力、Ｃは桁上げ出力、ｅは加
算出力である。また、ａ２ｙａｌ＋　ａｏ＋　ｂｌ、ｂ
ｌ、Ｉ）Ｏは、乗算入力、Ｃ２＋Ｃ１１ＣＯは桁上げ出
力、Ｃ２，ｅよ。

ｅｏは乗算結果出力である。

第７図は、１＋１ビツト加算器１１を利用した７値加算
回路１５を示す図である。

入力ａ２＋　Ｃ１＋　ａＱおよびｂｌ、ｂｌ、ｂＯは、
各々２進表示による７値数である。また、１３はＮＡＮ
ＤＡＮＤ回路はＡＮＤ回路である。

第７図の７値加算回路１５の演算を、第９図（ａ）に示
す。

例えば、（６）　７＋　（５）７の場合、ａ　、）＋ｂ
　（、＝１で＋ｃ　ｏ＝Ｑ、ｅ　（、＝１゜ａｌ＋ｂｌ
＝１で−０１＝Ｏｅ　ｅ　ｔ＝１ｙａ　２＋ｂ　２＝　
（１０）２で、ｃ　、＝ｌ＝ｕｔ３゜Ｃ２＝ｏにより、 ａ　ｏ＋ｂ　ｏ＋ｕ　６＝　（１０）２９　Ｑ　ｏ＝１
＝ｕ　１＊６ｏ＝Ｑ。

ａ　１＋　ｂ　１＋　ｕ　１＝　（１０）　　ｔ　ｅ　
０１＝　１　＝　ｕ　２１ｅ□＝０゜ ａ　２＋ｂ　２＋ｕ　２＝　（１１）　　２ｔ　Ｃ２＝
’＝ｕＯｐｅ　２　＝　１　。

で、Ｃ２＋　Ｂｉｔ　ｅｏが一時（００１）２となるが
、定状として（１００）２どなる。この時点にクロック
信号ｃ　’Ｑを出して、計算結果ｄ２ｓｄｉ＋ｄ　ｏ　
　（１００）２を得る。

第８図は１本発明の一実施例を示す７値乗算回路のブロ
ック図であり、第９図（ｂ）は第８図の演算結果を示す
説明図である。

例えば、（６）７Ｘ　（５）ｔの場合、乗算器１２のＣ
２１Ｑｌｙ　ＱＯ出力と、ｅ２ｐ１３１＊　ｅｏ比出力
。

（１１０）　　ｇＸ　　（１０１）　　ｚ＝（０１１１
１０）　　２であるから、　ｃ、＝Ｑ、　ｃ１＝ｌ、　
ｃｏ＝ｌ。

（０１１）！ ｆＢ　２　＝１　ｇ　　１３　１”　１　＠　　ｅ　ｏ
　＝Ｏｅ（１１０）ｇとなり、　　　′ 従って、第９図（ａ）により、 （０１１）＊＋　（１１０）２＝　（０１０）　２が定
状状態としてｇ２＊　ｇｉ＋　ｇｏが得られる。

すなわち。

５×６＝２（ｍｏｄ７）・・・・・・・　（５）である
。

これらの７値演算回路１５．１６を用いて、７値最長周
期疑似乱数発生回路を構成することができる。７値最長
周期疑似乱数は１次数ｎの原始既約多項式ｆ、（ｘ）＝
ａ　ｎｘｎ＋ａｎ−ｘ　ｘ”−”＋・・・・・＋ａ　１
ｘ＋ａ　、により、求められる。

その周期Ｐｎは、Ｐ、＝７”−１である。

ｎ＝１の場合、ｆ　ｘ　（Ｘ）＝ｘ＋２等が原始既約多
項式で、周期は、Ｐ１＝７−１＝６である。

ｎ＝２の場合、Ｆ２（ｘ）＝ｘ”＋ｘ＋３等で周期は、
Ｐ２＝７２−１＝４８である。

ｎ　＝３の場合、　ｆ　３　（ｘ）　＝ｘ　３＋３　ｘ
＋２等で、周期は、Ｐ３＝７３−１＝３４２である。

Ｆ３を７進で示し、（１０３２）、と表す。

初期値を（００１）？として。

（００１）？ （０１０）？ （１００）？ （１０００）？＝　（０４５）？　（ｎｏｄ　（１０３
すなわち、（１０００）−（１０３２）＝　（０一３＝
７−３＝４．（ｍｏｄ７） −２＝　７−２　＝　５　、　　（ｍ　ｏ　ｄ　７　）
従って、（０−３−２）＝　（０４５）である。

（４５０）？ （４５００）？＝　（５２６）ｙ　　　ｍｏｄ　（１０
３２）　　　　　　　　　　　　　すなわち。

（４５００）？＝４Ｘ　（１０３２）？＝　（５５−１
）？＝　（５２６）？ １２＝５　　（ｍｏｄ７）、８＝１　　（ｍｏｄ７）以
下、同じようにして。

（５２６０）？＝　（２５４）？ （２５４０）ｙ＝（５５３）？ （５５３０）？＝　（５２４）？ （５２４０）？＝　（２３４）？ （２３４０）？＝　（３５３）ｙ （３５３０）？＝　（５１１）ｔ （５１１０）　　フ＝　（１０４）　　フ（１０４０）
？＝　（０１５）ｔ （１５０）？ 第１図は、本発明の一実施例を示す７値最長周期疑似乱
数発生回路の構成図である。

Ｆｔｚ〜Ｆ３３の３個３段のシフトレジスタ１７．１８
を使用している。前述のＦ３の７値最長周期疑似乱数発
生回路である。なお、シフトレジスタ１７，１Ｂのうち
、終段のシフトレジスタ１８の出力は逆論理出理を使用
している。Ｆ３（ｘ　）　＝　ｘ　３＋　３　ｘ　＋　
２であるため、乗算回路１６のＭＰｌ、ＭＰ、は（３）
？＝　　（２）ｑをシフトレジスタ１８の出力ｆ、、ｆ
１．ｆ０に対して乗算するように設定する。この回路は
、シフトクロックにより駆動される。

初めに−ａ２ｅ　ａｌｅ　ａＱに、（０，０，１）２＝
　（１）？を１回のみ入力した後は、（０，０゜０）２
＝　（０）？とする（なお、シフトレジスタ１７．１８
は、すべて１１０”にリセットされている）、第１クロ
ツクで、出力ａにより（１）７がセットされ、この時の
シフトレジスタ１７．１８の状態を（００１）、と示す
、すなわち。

Ｆ　３３＝　Ｆ　３２　＝　Ｆ　３ｔ　＝　ＯＦ　２３
　”　Ｆ　２□＝Ｆ２１＝Ｏ Ｆ　１ｓ　＝　Ｆ　ｌ　２＝　Ｏｅ　　　　Ｆ□１＝１
次の第２クロック時には、Ｆ２１が“１”にセットされ
、Ｆｌｌは“０″にリセットされる。これを（０１０）
７と示す。

同じように、第３クロック時には（１００）？どなる。

＄−４クロック時には、ｈ２．ｈｌ、ｈｏ倍信号。

ｈｚ＝１．ｈｔ＝１．ｈｏ＝Ｏ−（１１０）２”（６）
７が出力される。

ＭＰｏの出力は（６）？Ｘ　（２）７＝　（５）ｓＭＰ
ｌの出力は（６）フ×（３）？＝　（４）４Ｆ１３〜Ｆ
１□が（Ｏ）７であるから、Ｆ１３＝１．Ｆ１□＝Ｏ，
Ｆ１１＝１ Ｆ２３＝１．Ｆ２□＝Ｏ，Ｆ　２ｔ　＝０が設定され、
（０４５）、の状態となる。

次の第５クロック時には、ｈ２〜ｈ、が０”であるため
、（４５０）？の状態となる。

第６クロツクは、ｈ　２＝Ｏ，ｈ　１＝１．ｈ　ｏ＝１
、（ｏｌｉ）ｚ＝　（３）　　？が出力され、ＭＰＯ＝
　（３）７Ｘ　（２）？＝　（６）　　７ＭＰ　１　＝
　（３）　　？　Ｘ　（３）　　？＝　（２）　　？Ｆ
１＝（０）？　　　（Ｆ□３＝Ｏ−Ｆ□２＝Ｏ９Ｆ　１
　ｔ　＝　ｏ）　テあるから、（５２６）？（７）状態
となる。

第７クロック時には、ｈ＝２．　　　（ｈ　２＝Ｑ。

ｈ　１＝１−　ｈ　ｏ＝ｏ）が出力される。

ＭＰｏ”　（２）？Ｘ　（２）？＝　（４）ｔＭＰ１＝
　（２）？Ｘ　（３）？＝　（６）？Ｆｌ＝（６）？ であるから、Ｆ２へのセットは、　　　（６）？＋（６
）？＝　（５）　　フとなり、（２５４）？の状態とな
る。

以下、同じような手順で進行し、第３４３クロツク時に
、（００１）の状態が戻ってくる。

一般に、Ｍｒ＝２ｒ−１の素数に対して、１＋１ビツト
加算器をｒ個用い、最上位ビットの桁上げ出力を、最下
位ビットの桁上げ入力に接続し、結果ビットが総て“１
”となっている時を除く、すなわちオール“１”のＡｎ
ｄ回路を設け。

その出力が１”のとき、結果出力ビットをＩＩ　ＯＩＩ
とする。これを、Ｍｒ値加算回路と呼ぶ。

次に、Ｉ’×ｒビット乗算器を用い、この出力を第８図
と同じように、Ｍｒ値加算回路の加算入力に接続する。

これを、Ｍｒ値乗算回路と呼ぶ。

Ｍｒ値における最長周期疑似乱数を得るために。

ＧＦ（Ｍｒ）上の原始既約多項式ｆＭ”ｎを与える。

ｆＭｒｎ＝ａｎｘｎ＋ａｎ−１ｘｎ−１＋・　・　・＋
ａｌｘ＋ａ（。

乱数発生回路は、第１図で明らかなように、各段、ｒ個
のシフトレジスタを設け、Ｍｒ値加算回路、Ｍｒ値乗算
回路を定数８１に対応して設置する。このとき、Ｍｒ値
乗算回路の乗数設定はａｌの値である。乱数０次に対し
、上記の回路をｎ段設ける。最終段のシフト出力は、逆
論理値として各段Ｍｒ値乗算回路の被乗数入力に接続す
る。

なお、第４図のＮ　ａ　ｎ　ｄ回路１３、Ａｎｄ回路１
４は１乗算回路１６において７の乗数で“０′″になる
ことから（第９図（ｂ）参照）、特に必要というわけで
はない。

本実施例では、最大周期疑似乱数が、最終段シフトレジ
スタの正論理値を、Ｍｒ値列として使用することができ
る。また、各段からの正論理値を、ＯＦ（Ｍｒｎ）の値
として使用できる。

〔発明の効果〕

以上、説明したように、本発明によれば、多値乱数が簡
単に発生できるため、シミュレーション暗号への乱数の
応用範囲が拡張される。

【図面の簡単な説明】

第１図は本発明の一実施例を示す７値最長疑似乱数発生
回路の構成図、第２図は２ビツト加算器の構成図、第３
図は第２図の２ビツト加算器と論理回路を用いた３値加
算回路の構成図、第４図は第３図の加算結果を示す図、
第５図はシフトレジスタと３値加算回路を用いた３値乱
数発生回路の構成図、第６図は１＋１ビツト加算器と３
×３ビット乗算器のブロック図、第７図は本発明に用い
る７値加算回路の構成図、第゛８図は本発明に用いる７
値乗算回路の構成図、第９図は第７図および第８図の加
算回路と乗算回路の演算結果を示す図である。 １１：１＋１ビット加算器、１２：３Ｘ３ビット乗算器
、１３：Ｎａｎｄ回路、１４　：　Ａ　ｎ　ｄ回路、１
５ニア値加算回路、１６：７値乗算回路、１７．１８：
シフトレジスタ、１：２ビット加算器、２：排他的論理
和回路（ｍｏｄ２演算回路）またはＮ　ａ　ｎ　ｄ回路
、３：Ａｎｄ回路、４：シフトレジスタ。 職 穎 Ｑ　　　　　　　　（婦 ＠ｚｌｆＪ　　　　　　　　　ｆ、ｙ日射２図　　　　
　　第７図 ８ｊ／■

Claims (1)

1. 【特許請求の範囲】 １、Ｍｒ＝２＾ｒ−１ガロア体ＧＦ（Ｍｒ＾ｎ）上の乱
   数を発生させるため、Ｍｒ個のビット加算器を用い、最
   上位ビットの桁上げ出力を、最下位ビットの桁上げ入力
   に接続し、Ａｎｄ回路の出力が総て“１”のとき、結果
   出力ビットを“０”とするようなＭｒ値加算回路と、該
   Ｍｒ値加算回路の加算入力にその出力が接続され、かつ
   ｒ×ｒビット乗算器を用いたＭｒ値乗算回路と、各段ｒ
   個のシフトレジスタ複数段とで構成されることを特徴と
   する乱数発生回路。 ２、ガロア体３＾ｎ（ＧＦ（３＾ｎ））上の乱数を発生
   させる場合、２個のビット加算器を用いた３値加算回路
   と、２列のシフトレジスタとを設けることを特徴とする
   特許請求の範囲第１項記載の乱数発生回路。