JPS61194868A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、抵抗素子と容量素子とを備えた半導体集積回路装置
に適用して有効な技術に関するものである。 ［背景技術］ 半導体記憶装置は、行方向に延在する複数のワード線と
、列方向に延在する複数のデータ線とのそ九ぞれの交差
部にメモリセルを設け、このメモリセルに情報を記憶す
るものである。それぞれのメモリセルに記憶された情報
は、ＸデコーダとＹデコーダとによって選択され、セン
スアンプを通して逐時読み出される。センスアンプによ
って読み出された情報は、出力バッファによって増幅し
た後に、外部端子であるポンディングパッドから出力さ
れる。ここで、前記センスアンプは複数のＭ　Ｉ　Ｓ　
ＦＥＴによって構成したものであり、またそのＭＩＳＦ
ＥＴには信号配線が接続されている。 したがって、前記センスアンプは、Ｍ　Ｉ　Ｓ　ＦＥＴ
の動作速度、信号配線の寄生容量あるいは配線抵抗のた
めに、データ線の電位が入力されてから、出力が安定す
るまでに時間を要する。そこで、前記出力バッファは、
センスアンプの出力が安定した後に駆動させる必要があ
る。すなわち、出力バッファは、入力があってから出力
が安定するまでの時間の遅れ（遅延時間）以上に入力に
対して遅らせて１ｍ動させる必要がある。このために、
センスアンプデコーダ（ＳＡＤ）と、出力バッファ駆動
回路（ＤＯＣ）との間には、容量素子と抵抗素子とから
なる遅延回路が設けである。 この遅延回路として、半導体基板の表面部に設けた半導
体領域と、この上に薄い絶縁膜上に形成した抵抗素子と
で構成したものが考えられる。前記゛ｉ導体領域と抵抗
素子との間で得られる容量と抵抗素子とを用いるもので
ある。 本発明者は、前記遅延回路を検討した結果、抵抗素子と
半導体領域との間で遅延回路に必要な容量値を得るため
には、抵抗素子を長く延在する必要があり、これに伴っ
て半導体領域も増大するので、半導体集積回路装置の集
積度を向上することが困鍾であるという問題点を見出し
た。 なお、抵抗と容量によって入力電圧に対し出力電圧が一
定時間遅れて立上ることは１例えば、オーム社発行、半
導体回路マニュアル、昭和５０年１１月２０日発行、ｐ
２００〜Ｐ２Ｏ４に示されている。 ［発明の目的］ 本発明の目的は、容量素子の容量値を増大することが可
能な技術を提供することにある。 本発明の他の目的は、半導体集積回路装置の集積度を向
上することが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。 ［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわち、遅延回路を構成するための容量素子を、半導
体領域とこの上に絶縁膜を介して設けた抵抗素子との間
に構成される容量素子に替えて、専用の導電層を用いて
構成した容量素子とすることにより、抵抗素子を長く延
在することなく充分な容量値を得ることができる。この
ことから、遅延回路に要する面積を縮小することができ
るので。 半導体集積回路装置の集積度を向上することができる。 以下、本発明の構成について、実施例とともに説明する
。 なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。 ［実施例］ 実施例は１本発明を適用して構成したＥＰＲＯＭ　（Ｅ
ｒａＳａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　
ＲＯＭ）の遅延回路の一例について説明する。ＥＰＲＯ
Ｍは、フローティングゲートとコントロールゲートとを
備えたＭｒＳＦＥＴをメモリセルとし、書き込まれた情
報を紫外線によって消去することができる半導体記憶装
置である。 第１図乃至第３図は、本発明を適用して構成したＥＰＲ
ＯＭの遅延回路を説明するための図であり、第１図はそ
の遅延回路のＷ面図、第２図は、第１図の■−■切断線
における断面図、第３図は、第１図の等画回路図、第４
図は、ＥＰＲＯＭの回路の［８１１を示すブロック図で
ある。 ナオ、第１図は、遅延回路の構成を見易くするために、
導電層間に設けられる絶縁膜を図示していない。 第１図乃至第４図において、■はｐ−型半導体基板であ
り、所定表面部にフィールド絶縁膜２とｐ＋型チャネル
ストッパ領域３とが設けである。 本実施例においては、容量素子Ｃは半導体基板ｌの周辺
の所定表面部に設けられ導電層として用いる１１＋型半
導体領域４と、半導体領域４の上面に設けられ誘電体と
して用いる絶縁膜５と、主として絶縁膜５上に設けた導
電Ｍ６とで構成しである。また、遅延回路を構成するた
めの抵抗素子Ｒは、導電電層６の表面を覆う絶縁膜７上
を蛇行するように延在する導電層８で構成しである。第
１図に示すように導電層８を蛇行するように延在させた
のは、抵抗素子Ｒの抵抗値をできるだけ大きな値にする
ためである。なお、導電層６は、半導体領域４上の略全
域に設けられており、半導体領域４との間に大きな容量
値を得ることができるので、抵抗素子Ｒを形成するため
の領域と同程度の面積があれば充分である。導電Ｎ８上
には絶縁膜９が設けてあり、また半導体領域４には、接
続孔ｌＯを通して接地電位、例えばＯ［Ｖ］の導電層１
１が電気的に接続しである。導電層６と導電層８とは、
導電Ｍ１２によって接続孔１３を通して電気的に接続し
である。 なお、第３図の等価回路には、インバータを構成する二
つのＭ　Ｉ　５ＦＥＴＱ＋　、Ｑ２が図示しであるが、
これらＭＩＳＦＥＴＱｔ　、Ｑ２１を第１図および第２
図には図示していない。 以Ｆの説明から理解できるように、容量索子Ｃを構成す
るために、それ専用の導電層６を設けたことにより、半
導体領域４上の略全域に導電層６を設けることができる
ので、容量素子Ｃの容量値を増大することができる。し
たがって、遅延回路の時定数を増大することができる。 一方、遅延回路の時定数を増大する必要がないときには
、容量素子Ｃを構成する半導体領域４゜導電層６および
抵抗素子Ｒを構成する導電層８を縮少することができる
ので、半導体集積回路装置の集積度を向上することがで
きる。 前記容Ｊｉｔ素子Ｃと抵抗素子Ｒとは、第４同に示すよ
うに、゛電気的には、アドレスバッファ１４と出力バッ
ファ１５との間の遅延回路１６に設けられている。１７
はＸデコーダ、１８はＹデコーダ、１９はセンスアンプ
、２０はセンスアンプデコーダである。ワード１１Ａｗ
Ｌとデータ線ＤＬとの交差部には、メモリセルＭが設け
られている。 なお、半導体領域４に接地電位の導電層１１を接続した
が、半導体領域４は、ｆｆｉ源電位の導電層を接続する
ことによって、′１ｕ気的に固定することもできる。 また、本実施例では半導体領域４を容量素子Ｃを構成す
るために用いたが、半導体領域４によって抵抗素子Ｒを
構成することもできる。すなわち、半導体領域４によっ
て抵抗素子Ｒを構成し、導電Ｍ８を導電層６と同様のパ
ターンに形成し、この導電Ｍ８と導電層６．およびそれ
ら導電・層６．８の間の絶縁膜７とで容量素子Ｃを構成
することもできる。導電Ｍ６．８および絶縁膜７によっ
て容量素子Ｃを構成するときには、絶縁膜７は導電層６
の上面全域に段ける必要がある。また、半導体領域４を
抵抗素子Ｒとするときには、抵抗素子ｌくの抵抗値をで
きるだけ大きくするために、半導体領域４を長方形状に
形成し、この長方形状の半導体領域４の長手方向の両端
部に遅延回路の入力端子および出力端子を設ければよい
。この入力端子または出力端子が設けられる半導体領域
４上の導１ｔｉＪＦＩ６．８および絶縁膜７は除去して
おく必要がある。さらに、半導体領域４を抵抗素子Ｒと
するときには、導電層６と半導体領域４とを電気的に接
続する必要があるが、これは例えば、遅延回路の前記入
力端子あるいは出力端子を導電層６の一端に電気的に接
続すればよい。さらに、導ｆｌ［８を導電ＷＪ６と同様
の形状に形成して容量素子Ｃを構成するには、導電層８
を接地電位または５［ｖ］の電源電位の導電層に接続し
て、その導電１Ｆ４８の電位を電気的に固定する必要が
ある。 次に、本実施例の遅延回路の１２造方法を説明する。 第５図、第９図、第１３図、第１７図、第２１図、第２
５図、第２９図は、本発明の一実施例の遅延回路のｌｌ
ｉ！造工程における平面図、第６図、第１０図、第１４
図、第１８図、第２２図、第２６図、第３０図は、前記
遅延回路と同一工程で形成されるＥＦＲＯＭの製造工程
におけるメモリセルの要部の平面図である。第７図は、
第５図の■−■切断線における断面図、第

【１図は、第
９図のＸ　［−Ｘ　［切断線における断面図、第１５図
は、第１３図のｘｖ−ｘｖ切断線における断面図、第１
９図は、第１７図のＸＩＸ−ＸＩＫ切断線によ１ける断
面図、第２３図は、第２１図のｘｘｍ−ｘｘｔｎ切断線
における断面図、第２７図は、第２５図のＸＸ■−ＸＸ
■切断線における断面図、第３１図は、第２９図のｘｘ
ｘｉ−ｘｘｘｒ切断線における断面図である。第８図は
、第６図の■−■切断線における断面図、第１２図は、
第１０図のＸ■−Ｘ■切断線における断面図、第１６［
１！Ｉは、第１４図のＸＶＩ−ＸＶＩ切断線における断
面図、第２０図は、第１８図のＸ　Ｘ　−Ｘ　Ｘ　［７
Ｊ断線における断面図、第２４図は、第２２図（１）　
Ｘ　Ｘ　ＩＶ　−Ｘ　Ｘ　ＩＶ切断線にｒｊける断面図
、第２８図は、第２６図のＸＸ■−ＸＸ■切断線におけ
る断面図、第３２図は、第３０図Ｃ／）　Ｘ　Ｘ　Ｘ　
ＩＩ　−Ｘ　Ｘ　Ｘ　１１切断線における断面図である
。 本実施例の遅延回路の製造方法は、まず図示していない
が、ｐチャネル型Ｍ　Ｉ　Ｓ　Ｅ　’ｒを設けるための
＋１−型ウェル領域を形成した後に、第５図および第７
図に示すように、ｊＥとしてフィールド絶縁膜２を形成
する熱酸化工程の耐熱酸化マスクとして用いる酸化シリ
コン膜２１とシリコンナイ・ドライド膜２２とを形成す
る。これら酸化シリコン膜２１とシリコンナイトライド
膜２２とは、第６図および第８図に示すように、メモリ
セル形成領域にも形成する。酸化シリコン膜２１は、半
導体基板１の表面を熱酸化することによって形成する。 シリコンティ１−ライド膜２２は１例えばＣｖＤ技術を
用いて形成する。前記酸化シリコン膜２１とシリコンナ
イトライド膜２２、さらに１図示していないが、シリコ
ンナイトライド膜２２上にレジスト膜を形成した後に、
まずＰ＋型チャネルストッパ領域３を形成するためのＰ
型不純物１例えばヒ素をイオン打ち込みによって半導体
基ＦＬ１の表面部に導入する。そして、前記レジスト膜
を除去した後に、半導体基板ｌのシリコンナイトライド
［２２から露出する表面を熱酸化することによって、フ
ィールド絶縁膜２を形成する。この熱酸化工程で前記ｐ
型不純物を拡散することによって、チャネルストッパ領
域３が完成する。次に、前記シリコンナイトライド膜２
２および酸化シリコン１ｇＩ２１を除去する。 次に、第９図乃至第１２図に示すように、新に、半導体
基板１の全面を酸化して、遅延回路を構成する容量素子
のｔＩＩ電体またはメモリセルを構成するＭＩＳＦＥＴ
（以下、単にメモリセルという）のゲート絶縁膜として
用いられる絶縁膜５を形成する０次に、容量素子Ｃの１
１＋型半導体領域４を形成するためのイオン打ち込み工
程用のマスクとなるレジス１−膜２３を、メモリセルあ
るいは周辺回路のエンハンスメン１〜タイプのＭ　Ｉ　
Ｓ　ＦＥＴが設けられる領域上に形成する。 次に、ディプレッションタイプのｎ型ＭＩｓＦＥＴのチ
ャネル部にｒ１型不純物を導入するイオン打ち込み−Ｌ
程を用いて、ｎ型不純物、例えばヒ素を、容ｆｆｌ索子
Ｃを構成する半導体領域４が設けら９る半導体基板ｌの
表面部に導入する。このイオン打ち込み工程は、エネル
ギを１５０［Ｋｔ＋ｖ］程度にし、ドーズ凰を２　Ｘ　
Ｉ　Ｏ”　　［ｉＪＬ；ｏｌｌｓ／ｅａｆｌ程度にして
行う、このイオン打ち込み工程の後に、前記レノス１−
膜２３を除去する。 次に、第１３図乃至第１６図に示すように、容ｂｔ索子
Ｃを構成する導電層６、およびメモリセルのフローティ
ングゲートＦＧ等を形成するために、例えばＣＶ　ｌ）
技術によって多結晶シリコン層を半導体基板１上の全面
に形成する。この多結晶シリコン層には、抵抗値を低減
するために１１型不純物を、例えば熱拡散によって導入
する。そして、前記多結晶シリコン層の不要な部分を、
しＩＩえば異方性のエツチングによって選択的に除去し
て、遅延回路の容量素子Ｃをｈ１７成するための導電層
６と。 メモリセルのフローティンクゲーｈ　Ｆ　Ｇを形成する
ための導電層２４とを形成する。 次に、第１７図乃至第２０図に示すように、主として、
導電層６および２４の露出する表面を酸化することによ
って絶縁膜７を形成する。この絶縁膜７は、導電層２４
の表面においては、メモリセルのフローティングゲート
ＦＧとコン１−ロールゲー１−　ＣＧとを絶縁するため
に用いられる。 次に、遅延回路の抵抗素子Ｒおよびメモリセルのコント
ロールゲートＣＧ等を形成するために。 例えばＣＶＤ技術によって得られる多結晶シリコン層を
用いて導電層８を絶縁膜７およびフィールド絶縁膜２上
の全面に形成する。そして、導電層８にその抵抗値を低
減するためにｎ型不純物を。 例えば熱拡散技術によって導入する。 次に、第２１図乃至第２４図に示すように、レジスト膜
２５を、遅延回路が設けられる領域においては抵抗素子
Ｒのパターンに沿って導電層８上に設け、またメモリセ
ルが設けられる領域上においては導電層８の１−面のや
域に１没ける。これは。 前記抵抗索子−１くとメモリセルのコン１−ロールゲー
トＣ（］とをそれぞれ（１ｉ−川のエツチング工程によ
って形成するためである。そして、前記レジスト膜２５
をエツチングのマスクとして、例えばドライエソチンク
によって、抵抗素子Ｒとなるへき導電層８の周辺の不要
な導電層８を選択的に除去して、導電層８からなる抵抗
素子Ｉくを形成する。この抵抗索子Ｒは、２０乃至３０
［Ω／口］稈度のシート抵抗値をイ］゛するものである
。 なお、前記抵抗素子Ｒは、多結晶シリコン層に１１型不
純物を導入して形成したが、多結晶シリコン層にｐ型不
純物を導入することによって１００［Ω／口］程度のシ
ート抵抗値を有する抵抗素子Ｒを形成することができる
。抵抗素７−　Ｒをｐ型不純物を含何した多結晶シリコ
ン層によって形成するためには、前記多結晶シリコン層
に口型不純物を導入する際に、遅延回路が設けられる領
域における導電層８の」二部に１例えば酸化シリコン膜
からなるマスクを設ける。そして、Ｐチャネル型ＭＩ　
Ｓ　ＦＥ　Ｔのソース領域、ドレイン領域を形成する工
程を用いて、前記口型不純物が導入されていない導電層
８にｐ型不純物を導入して１００［Ω／口］程度のシー
１−抵抗値を（ｉする抵抗素子Ｒを形成する。 次に、第２５図乃至第２８図に示すように、メモリセル
のコン１−ロールゲー１−　ＣＧおよびワード線ＷＬを
形成するエツチング工程のマスクとなるレジスト膜２６
を、抵抗素子Ｒを覆って周辺回路形成領域に設け、また
ワード線ＷＬあるいはコントロールゲー１−　ＣＧとな
るべき導電層８の上部に形成する。そして、レジスト膜
２６から露出する導電層８を１例えば異方性のエツチン
グによって除去してワード線Ｗ　Ｌ　ｒｉよびコントロ
ールゲートＣａとを形成する。さらに、コンｊ−ロール
ゲートＣＧの両側部の露出する導電Ｊｉｆｆ２４を除去
してフローティングゲー１−１”　Ｇを形成する。 次に、第２９図乃至第３２図に示すように、メモリセル
のソース領域、ドレイン領域として用いられるｎ　’型
半導体領域２７を形成するために、ｎ型不純物、例えば
リンをイオン打ち込みによって１ト導体１山扱ｌの表面
部に導入する。このとき。 図４２シでいないが、ｐチャネル型Ｍ　［Ｓ　Ｆ　Ｅ　
Ｔが設けられる領域には、前記［１型不純物が不要に導
入されるのを防止するために、レジストからなるマスク
を設ける必要がある。次に、［１チャネル型Ｍ１８　Ｆ
Ｅ　Ｔのソース領域、ドレイン領域を形成するためのｐ
型不純物、例えばボロンをＰチャネル’ｔ！１Ｍ［Ｓ　
Ｆ　Ｔが、没けられる半導体基板ｌの表面部に導入する
。このイオンＦ［ち込み工程で、前記、、　＋１９不純
物がメモリセル等の１１チャネル型ＭＩＳ１’　ｒ’：
　’Ｖが設けられでいる領域に不要に導入されるのを防
１にするために、　ｒｉチャネル型Ｍ　Ｉ　Ｓ　ＦＥＴ
が設けられる領域にはレジスＩ・からなるマスクを形成
する必要がある。次に、半導体基板１をアニールするこ
とによって、ｎチャネル型ＭＩＳＦＥ゛１゛を形成する
ためのＩＩ口型不純物ｐチャネル型ＭＩ　Ｓ　Ｉ”　Ｅ
　Ｔを形成するためのｐ型不純物、さらに、先に遅延回
路が設けられる領域の半導体基板１の表面部に導入した
１１型不純物をそれぞｈ拡散して。 ゛ト導体領域４，２７および図ｒｐ　Ｌ／ていないｐチ
ャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域とな
るｐ型半導体領域を形成する。 次に、例えばＣＶＤ技術によって得られる酸化シリコン
１μおよびフォスフオシリケードガラス膜を用いて絶縁
膜９を］】（抗素Ｔ−Ｒ、ワード線ＷＬ等を覆って半導
体基＋Ｎ　ｌ上の全域に形成する。なお。 第２９図および第３０図には、絶縁膜９を図示していな
い。 次に、絶縁膜９および絶縁膜５を１例えばドライエツチ
ングによって選択的に除去して、遅延回路の半導体領域
４を接地電位の電源に接続するための接続孔１０と、ビ
ット線ＢＬをメモリセルＭに接続するための接続孔２８
とを形成する。また前記エツチング工程で、抵抗素子Ｒ
と容量素子Ｃの一方の電極である導電層６を接続するた
めの接続孔１３を、抵抗素子Ｒ上の絶縁膜９あるいは導
電層６上の絶縁膜９と絶縁膜７とを除去して形成する。 次に、導電層１１．１２およびビット線ＢＬとしで用い
ら九る４電層２９を形成するために、例えば電子ビーム
黒子１によって得られるアルミニュウム層を絶縁膜９上
の全域に形成する。そして。 このアルミニュム層の不要な部分を１例えばドライエツ
チングによって除去して、導電層１１．１２．２９のそ
れぞ」しを形成する。 な７ｒ；１図示していないが、導゛市層１１．１２．２
７を形成した後に、保護膜を形成してもよい。 以Ｉ−のように１本実施例の遅延回路は、製造下ｆＩ１
１を増加することなく形成することができる。 な、む、導電層６をその上部の導電ＷＩ８のようなパタ
ーンに形成し、この導電層６を抵抗素子Ｒとして用い、
また導ｊＴｆ　ＪｆｉＩ８を導電層６のように平板状に
形成し、この導電層８と半導体領域４との間で容は素子
Ｃを構成することもできる。すなわち、抵抗素４　ｒ＜
を、容量素子Ｃを構成する半導体領域４ど導′ＩＸ１層
８との間に設けて遅延回路を構成するものである。 ［効！４！］ 本願によって開示された新規な技術によれば。 以下の効果を得ることができる。 （り６容量素子と抵抗素子とを備えた遅延回路において
、前記容！ｉ１素Ｔ−を構成するためにそれ専用の第１
魂電層と第２導電層とを設けたことにより、第１４電層
上の略全域に第２導電層を設けることができるので、容
量素子の容量値を増大することができる。 （２）、前記（１）により、遅延回路の時定数を増大す
ることができる。 （３）、前記（２）により、遅延回路の時定数を増大す
る必要がないときには、前記容量素子および抵抗素子を
縮小することができるので、半導体集積回路′！ＡＴｖ
ｔの集積度を向上することができる。 以上、本発明者によってなされた発明を実施例にもとで
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。 例えば、前記実施例の遅延回路は、ＥＰＲＯＭの製造工
程を用いて形成したが、例えば容量素子どスイッチング
川Ｍ　Ｉ　Ｓ　［”　ｌ”　’ｒとρ直列回路によって
メモリセルを構成するダイナミックランダムアクセスメ
モリ（ｒ）ＲＡＪの製；コニ程を用いて形成することも
できる。 次に、Ｉ−）ＲＡＭの製造工程を用いて前記実施例の遅
延回路を形成する製造方法を簡単に説明する。 １）　Ｉ＜　Ａ　Ｍの容量素子は、半導体基板と、この
上部に絶縁膜を介して設けられる導電プレートとで構成
さ扛る。この導電プレートの下部の半導体基板の表面部
には、容量素子の容Ｊｌｌ幀を増加するために１．、　
＋　１５７半導体領域が設けらＪしる。このＩｔ　’ｌ
ｊ；、１　、ｔｌＬ−導体領域を形成する工程を用いて
、前記実施例に９食いて説明した遅延回路を構成するた
めの１１　’型半導体領域を形成することができる。ま
た遅延回路の容量素子の誘電体として用いらｈる絶縁膜
は、［〕ＲＡＭの容量素子の誘電体となる絶縁膜を形成
する工程によって形成することができる。 遅延回路の容ｉｌＡ子を構成するために、半導体基板−
にに設けられる導電にりは、メモリセルの容量素子を構
成するための導電プレートを形成する工程て形成するこ
とができる。遅延回路の抵抗素子は、ワード線を形成す
る工程で形成することができるのは前記実施例と同様で
ある。さらに、遅延回路の抵抗素子と、その下部の容置
素子の導電層とを絶縁するための絶縁膜は、メモリセル
の容置素子と、この容［ｉｔ素子上を延在するワード線
との１１■の絶縁膜を形成する工程で形成することがで
きる。

【図面の簡単な説明】

第１図乃至第３図は１本発明を適用して構成したＥＩ）
ＲＯＭの遅延回路を説明するための図であり、 第１図は、その遅延回路の１Ｖ−面図。 第２図は、ｆｊＳＩ図のト」切断線における断面図、 第３図は、第１図の等価回路図、第４図は、Ｅ１″ＲＯ
Ｍの回路の概略を示すブロック図である。 第５図、第９図、第１３図、第１７図１、第２１図、第
２５図、第２９図は、本発明の一実施例の遅延回路の製
造工程における平面図、 第６図、　第１１ｆ１．　第１４図、　第１　Ｉｌｌ、
　第２１７１ソ１．第２ｆ３１〆１．第３０１ｆｆｌは
、前記遅延回路と同一１−稈で形成されるＥＰＲＯＭの
メモリセルの製ｉ１　’Ｌ程に、むける要部のＩＦ而面
図ある。 第７図は、第５図の■−■す」断線における断面図、 第１Ｎ＝Ｉは、第９１１４のＸｒ−ＸＩｎ切断線おける
断面図、 第１５図は、第１３図のｘｖ−ｘｖ切断線における断面
図、 第１１］図は、第１７図のＸＩＸ−ＸＩＸ切断線におけ
る断面図。 第２３図は、第２１図のＸ　Ｘ　ＩＩＩ　−Ｘ　Ｘ　Ｉ
Ｉ＋切断線における断面図、 第２７図は、第２５図のｘｘ■−Ｘｘ■切断線に、むけ
る断面図、 第３１図は、第２９図のＸＸＸ　Ｉ−ＸＸＸｒＸＸ線に
おける断面図である。 第８１４は、第６図の■−■切断線における断面図。 第１２図は、第１０図のＸ　ＩＩ　−Ｘ　ｎ切断線にお
ける断面図、 第１６図は、第１４図のｘｖｒ−ＸＶＩ切断線における
断面図、 第２０図は、第１８図のｘｘ−ｘｘ切断線における断面
図、 第２４図は、第２２図のＸＸｒＶ−ＸＸｒＶ切断線にお
ける断面図。 第２８図は、第２６図のＸｘ■−ＸＸ■切断線における
断面図。 第３２図は、第３０図（７）ＸＸＸ［Ｉ−ＸＸＸＩ［切
断線における断面図である。 ■・パト導体基板、２・　フィールド絶縁膜、３・・チ
ャネルストッパ領域、４．２７・・・半導体領域、５゜
７．９・・絶縁膜、６．８，１１．１２．２４．２９・
・・導電層、１０．１３．２８・・・接続孔、１４・・
・アドレスバッファ、１５・・出力バッファ、１６・・
・遅延回路、１７・・・Ｘデコーダ、１８・・・Ｙデコ
ーダ。 １９・・・センスアンプ、２０・・・センスアンプデコ
ーダ、２１・・・酸化シリコン膜、２２・・・シリコン
ナイトライド膜、２３．２５．２６・・・レジスト膜。

Claims (1)

1. 【特許請求の範囲】 １、抵抗素子と容量素子とを備えた半導体集積回路装置
   において、前記抵抗素子と容量素子とをそれぞれ専用の
   導電層によって構成し、かつ抵抗素子と容量素子とを重
   ねて設けたことを特徴とする半導体集積回路装置。 ２、前記抵抗素子と容量素子とは、遅延回路を構成する
   ためのものであることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ３、前記半導体集積回路装置は、情報を記憶することが
   できる半導体記憶装置であることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。 ４、前記抵抗素子は、第１導電型の半導体基板の表面部
   に設けた第２導電型の半導体領域、該半導体領域の上部
   に第１絶縁膜を介して設けた第１導電層、または第１導
   電層の上部に第２絶縁膜を介して設けた第２導電層のい
   ずれかを用いて構成したものであることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。 ５、前記容量素子は、第１導電型の半導体基板の表面部
   に設けた第２導電型の半導体領域とその上部に第１絶縁
   膜を介して設けた第１導電層、あるいは前記第１導電層
   とその上部に第２絶縁膜を介して設けた第２導電層とで
   構成したものであることを特徴とする特許請求の範囲第
   １項記載の半導体集積回路装置。 ６、前記第１導電層および第２導電層は、多結晶シリコ
   ン層を用いて構成したものであることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。