JPS61194884A - 超電導素子集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は超電導素子集積回路に係り、特に半導体と超電
導金属との界面に流れる超電導電流を制御するスイッチ
ング素子やジョセフソン素子を高度に集積化する超電導
素子集積回路に関する。

〔発明の背景〕

超電導スイッチング素子は当技術分野では周知であり、
ジョセフソン素子により代表される。ジョセフソン素子
は非常に薄いトンネル障壁によって隔てられた２つの超
電導体の間に零電圧の電流が流れるもので、この素子に
流れる電流を増加させること、又は素子に磁場を印加す
ることによって、この素子を超電導状態から電圧状態に
スイッチさせることができる。ジョセフソン素子は低消
費電力で、かつ高速でスイッチして高性能のスイッチン
グ性能を実現しているが、回路利得が小さく、否定回路
が構成できない等の欠点を合わせ持っている。これらの
欠点を補うべく、半導体装置電導体の界面を利用した超
電導三端子素子が提案されている（昭和５９年１１月１
０日付日経産業新聞、日刊工業新聞、日本工業新聞、電
波新聞、日本経済新聞）。この超電導三端子素子は２つ
の近接した超電導体電極を半導体に接触させ、その半導
体裏面に絶縁膜を介して制御電極を設けた構造である。

この素子では超電導体から半４体にしみ出した超電導電
子対による該２つの超電導電極間に流れる超電導電流を
、制御電極に印加する電圧で制御する。この素子はジョ
セフソン素子と同等の性能を有し、同時に高い利得が得
られ、さらに否定回路も構成できる。しかし、この超電
導三端子の構造は半導体ウェハーの裏面をエツチングす
ることにより穴をあけ、その穴の底面に制御電極を設け
るものである。一般に半導体ウェハーの厚さは５００μ
ｍ程度であり、この厚みの半導体ウェハーの裏面から表
面近くまで到達する穴をあけるにはウェハーの厚みと同
程度の穴寸法が必要である。このため従来の素子構造で
は素子寸法が大きくなる。またこの超電導三端子素子は
プレーナ構造となっていない。従って、従来の超電導三
端子素子の構造では素子を高度に集積化することは内壁
であった６ 〔発明の目的〕 本発明は超電導三端子等の素子を高度に集積化すること
を目的とする。

〔発明の概要〕

この目的を達成するために本発明では、基板上に金属膜
と絶縁膜を形成し、該絶縁膜上に超電導金属膜と限定さ
れた領域を有する半導体薄膜とによって素子を形成する
ものである。このように素子を形成することにより素子
はプレーナ構造となり高度に集積化することが可能とな
る。超電導三端子素子を形成するには、素子の形成され
ている部分の絶縁膜の厚みを薄くし、金属膜を制御電極
とする。そして半導体薄膜の部分をチャネル層とし、超
電導金属膜をソース・ドレイン電極とする。

この超電導三端子はプレーナ構造となっているので高度
に集積化することが可能である。また、この超電導三端
子素子とジョセフソン素子や半導体素子等を同一のチッ
プ上に構成することにより、相互の特性を生かした高性
能な超電導素子集積回路を実現できる。

〔発明の実施例〕

以下、本発明の実施例を図面により説明する。

第１図に本発明の一実施例である超電導素子集積回路の
断面図を示す。この実施例では超電導三端子素子Ｔ、拡
散抵抗Ｄ、金属薄膜抵抗Ｒ１静電容量Ｃの各素子が一つ
の基板上に集積化されている。この集積回路は、基本的
には次のような膜構造により構成されている。すなわち
、各素子が形成される基板１００、配線層である金属膜
１０１、この金属膜１０１上に形成された絶縁膜１０２
、この絶縁膜１０２上に形成された超電導金属１０３リ
コン・ポリシリコン等の無機材料や樹脂等の・自機材料
が用いられる。金属膜１０１としてはＡＱ。

シリコンや、その他、窒化シリコン等のシリコン化合物
により絶縁材料、樹脂等の絶縁材料が用いられる。超電
導金属１０３としてｐｂ系金金属材料Ｎｂ系金属材料等
が用いられる。半導体薄膜１０４としては、Ｓ　ｉ　、
　Ｇ　ａ　、　Ｇ　ａ　Ｐ　、　Ｇ　ａ　Ａ　ｓ　。

ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ等の材料が用い
られる。これらはｍ結晶が望ましいが多結晶、非晶質で
あっても良い。また、この半導体薄膜には不純物を１０
１１〜１０”ａｍ−３Ｎ度含有させる。例えばＳｉの場
合は不純物としてＢ、Ｐ。

Ａｓ等が用いられる。尚、本実施例ではこの他に各素子
を保護するための保護膜１０５や配線層である金属膜１
０１と基板１０ｏを絶縁する絶縁膜１０６等が形成され
ている。基板１００が極低温で絶縁体となる材料で形成
されているときは絶縁膜１０６を省略することができる
。

次に、本発明の超電導素子集積回路の基本的な素子であ
る超電導三端子素子Ｔの構成を説明する。

超電導三端子素子は絶縁膜１０２の膜厚が選択的に薄く
された箇所をゲート絶縁膜１０２ｔとし。

その基板１００側の金属膜１０１をゲート電極１０１ｔ
とする。そしてゲート絶縁膜１０２’を上の島状の半導
体薄膜１０４がチャネル層１０４ｔとなり、この半導体
薄膜１０４ｔを覆うように形成された超電導金属１０３
が超電導電極１０３ｔ。

１０３ｔ’　となる。超電導電極１０３ｔ、１０３ｔ’
は例えば０．２μｍの狭い間隔を置いて形成される。超
電導電極１０３ｔ、０１３ｔ’からはチャネル層１０４
ｔに超電導電子対がしみ出し、この超電導電子対は超電
導電極間のチャネル層１０４ｔの表面を流れる。この超
電導電子対の流れはゲート電極１０１ｔに印加する電圧
によって制御することができる。

即ちこの超電導三端子素子においては、超電導電極１０
３ｔと１０３ｔ’の間は、超電導電極材料の転移温度以
下に冷却した場合、超電導弱結合によって結ばれており
、そのために２つの超電導電極の間に流れる最大ジョセ
フソン電流ＩｍはＩ　ｍ　＝＝　４　ｓΔ／２ｅＲ。

により与えられる。ここにΔは超電導電極１０３ｔ。

１０３ｔ’のギャップエネルギー、ｅは素電荷、Ｒ，Ｉ
は該超電導弱結合の常電導トンネル抵抗である。なお、
２つの超電導電極１０３ｔ、１０３ｔ’の間隔は超電導
弱結合を形成するためには３００ｎｍ以下に選ばれ、両
電極が空間的に分離されていることが望ましい。

ゲート電極１０１ｔに、超電導電極１０３を又は１０３
ｔ’　に対して負又は正の電圧を印加した場合には、チ
ャネル層１０４ｔと絶縁膜１０２ｔの 荷が誘起されて、この電荷のためにトンネル障７として
の状態が変化し、Ｒ，がより大きな値に変化するために
電極１０３ｔ、１０３ｔ’の間に電圧を発生させること
なく流し得る最大ジョセフソン電流Ｉｎは減少する。尚
、ゲート電極１０１ｔは絶縁膜１０２に設けた貫通孔１
０７を介して絶縁膜１０２上に形成された金属膜１０３
ｒ’に接続され、他の素子等と接続されている。また、
超電導電極１０３ｔ、１０３ｔ’は超電導金属１０３お
よび半導体薄膜１０４上に形成された絶縁膜１０８の貫
通孔１０９，１０９’　を介して該絶縁膜１０８上に形
成された金属膜１１０，１１１にそれぞれ接続され、他
の素子等と接続されている。

このように基板とは別にチャネル層となる半導体薄膜を
設けて素子を構成したので超電導三端子素子Ｔはプレー
ナ構造となり高集積化が可能となる。

また他の素子との集積化が容易となる。

この超電導三端子素子Ｔと同一基板上に集積化されてい
る拡散抵抗りは、絶縁［１０２上の半導体薄［１０４ｄ
とこの両端に接続する電極膜である金属１１１１０３　
ｄ　、　１０３　ｄ’　カラｍ成すレ、１０３ｄは超電
導電極１０３ｔ’　と接続されている。

また、金属薄膜抵抗Ｒは絶縁膜１０２上に形成された金
属抵抗薄膜１１２の両端に電極膜として金属膜１０３ｒ
、１０３ｒ’　を接続した構造となっている。金属抵抗
薄膜の材料としては常電導金属材料５例えばＡ　ｕ　＋
　Ａ　Ｋ　ｇ　Ｍ　ｏ　ｔ　Ｃｒ　＋　Ａ　Ｑ　＋Ｔａ
、Ｎｂ、Ｗを主体とした化合物や合金が用いられる。

静電容量Ｃは絶ａｌ１１１０２を選択的に薄くした箇所
１０２Ｃの上下に電極として金属膜１０３ｃ。

１０１ｃを設けることにより構成される。尚、金属膜１
０１′は配線として用いられている。このように基板１
００、金属膜１０１、絶縁膜１０２、超電導金属膜１０
３．島状の半導体薄膜１０４を超電導素子集積回路の基
本的な構成要素とすることにより超電導三端子素子や他
の素子をすべて基板の表面に形成することができるので
窩度に集積化することが可能となる。また１本実施例で
は各素子がすべて絶縁筒内に埋め込まれた理想的な構造
となっているので、寄生容量が小さくなり素子が高速度
で動作するという効果を有する。

次に、第１図に示す超電導素子集積回路の基本的な素子
である超電導二端子素子１゛を作製する工程の一例を第
２図を用いて説明する。

シリコン単結晶基板２００の上に絶縁膜１０２となる酸
化膜層を作り、その一部を選択的に薄くし、ゲート絶縁
ｎ！Ｊ１０２　ｔとなる部分を形成する。

これは例えば、シリコン単結晶表面を熱酸化して厚い酸
化膜を作成し、選択的にその酸化膜をエツチングし、そ
の後薄い酸化膜を作製することによりこの酸化膜構造に
することができる。本実施例では絶縁膜１０２の膜厚を
２０００人とし、ゲート絶縁膜の膜厚を２００人とした
（第２図（ａ））。

その後ボロンを１０１９■−２程度含有するようにイオ
ン打込みすることにより島状の半導体薄膜１０４となる
チャネル層１０４′を形成する（第２図（ｂ））。その
後金属膜１０１を３０００人形成することによりゲート
電ｔ４１０１ｔを作製する（第２図（Ｃ））。さらに絶
ａ吸１０６、基板１００をその表面に積層する。基板の
厚みは２００μｍ程度になるようにした（第２図（ｄ）
）。この状態でシリコン単結晶基板２００を裏面からエ
ツチングする。これは例えばシリコンの異方性エツチン
グを利用することにより、不純物濃度の薄い部分だけを
エツチングし、不純物：ａ度の濃いチャネル層１０４′
だけを残すようにすることができる。

本実施例では前述のイオン打込みとこのエツチングによ
りチャネル層１０４′の膜厚を１０００人とした。尚、
この時点でチャネル層１０４′を表とする（第２図（ｅ
））。その後チャネル層１０４′を選択エツチングし、
超電導三端子素子Ｔのチャネル層１０４ｔどなる部分を
形成する（第２図（ｆ））。この後絶縁膜１０２を選択
エツチングして貫通孔１０７を形成し、さらに金属抵抗
薄膜１１２を形成する（第２図（ｇ））、その後、ゲー
ト電極１０２ｔに接続する金属ｆｆ１１０３ｒ’　と超
電導電極１０３ｔ、１０３ｔ’　となる金属膜を３００
０人形成する。また５超電導電ｔｌｉ　１０３ｔと１０
３ｔ’の間隔は２００ｎｍとなるようにした（第２図（
ｈ））。この後選択的に形成された貫３Ｍ孔１０９，１
０９’　を有する絶ａ［１ｉ１０８を作製する。そして
、該絶Ｒ膜１０８上に超電導電極１０３ｔ、１０３１；
’　に接続する金ａ膜１１０゜１１１を形成する。これ
らの形状を形成するにはりフトオフ法やエツチング法等
を用いれば良い（第２図（ｉ））、この後保護膜１０５
を形成すれば、第１図に示す超電導素子集積回路の基本
的な素子である超電導三端子素子を構成できる。尚。

第２図に示す工程は代表的な例を示すものであって、工
程の順序を変えることや、他の方法を採用しても第１図
に示す超電導素子集積回路を作製することができる。例
えば、第２図（ｂ）のイオン打込みを第２図（ａ）の絶
縁膜１０２を形成する前に行ないチャネル層１０４′を
形成することは可能である。さらに第２図（ｂ）におい
てイオン打込みを選択的に行ない、第２図（ｅ）におい
てシリコン単結晶基板２００をエツチングした時にチャ
ネル層１０４ｔとなるシリコン単結晶の島を直接形成す
ることも可能である。さらにＭＢＥ技術、レーザアニー
ル技術等を活用してチャネル層１０４ｔを形成しても良
い。

第３図〜第８図に本発明の他の実施例を示す。

第３図の実施例では超電導三端子素子Ｔおよび拡散抵抗
りの島状のシリコン単結晶３０４ｔ、３０４ｄを高濃度
部分とし、その他の部分３１３を低濃度の単結晶として
いる。すなわち、超電導三端子素子Ｔのチャネル層３０
４を等が低濃度部分に埋め込まれたようになっている。

シリコン単結晶の低濃度部３１３は極低温、例えば液体
ヘリウム温度で絶縁体となり、素子間に絶縁物が挾まれ
た形になるので、素子分離が可能となる。これは例えば
第２図（ｆ）において、単結晶部分１０４′をエツチン
グするかわりに、チャネル層１０４ｔの不純物と逆性の
不純物を低濃度部３１３となるところにイオン打込みす
ることにより作製される。

第４図の実施例では、ジョセフソン接合Ｊを第１図に示
す超電導三端子素子Ｔ等とともに集積化している。ジョ
セフソン接合Ｊは、金属膜１０３により形成した下部電
極４０３　、ｊと金属膜４１５梵 により形成した上部電極４１５ｊをトンネル障富Ｃ 層４１４を介して接合するととも、金属膜１０１により
形成した制御ＩＩ＆４０１ｊ・４０１ｊ’　を絶縁膜１
０２を介して設けてなる。ジョセフソン接合Ｊの作成は
、リフトオフ法によるパターン作成、プラズマ酸化によ
るトンネル障壁層の作成などの従来の作成プロセスを用
いて容易に行うことができる。尚本実施例では、絶縁膜
４１６上に超電導金属膜４１７を形成している。超電導
金属膜４１７第５図に示す実施例では、第２図（ｄ）の
工程の前に絶縁膜５１８、超電導金属膜５１９を形成　
　　ドして得られるもので、超電導金属膜５１９は極低
　　　え温において磁気シールド面、接地面としての効
果　　　前を有する。

第６図の実施例は第１図に示す実施例にさらに　　　ジ
ＭＯ８素子Ｍを集積化する例である。絶縁［１１０２る
に形成した貫通孔を介して、島状の半導体薄膜　　　　
の１０４により形成したチャネル層６０４ｍに金属　　
　の膜１０１で形成されたソース電極６０１ｍ、ドレ　
　　トイン電極６０１ｍ’が接触している。また、該ソ
　　　１−ス・ドレイン電極の中間に絶縁膜１０２を介
し　　　７て金属膜１０１より成るゲート電極が形成さ
れて　　　ゲいる。チャネル層６０４ｍの上方には金属
層１０３　　　　　のからなる電極６０３ｍが設けられ
ている。電極　　　　ス６０３ｍはチャネル層６０４ｍ
にバイアス電圧を　　　体印加し、ＭＯ８素子素子しき
い値を制御すること　　　そ゛　ができる。尚、チャネ
ル層６０４ｍに別途不純物　　　すイオンを打込み、不
純物濃度を変えることにより　　　ゲＯ８素子Ｍのしき
い値を制御することもできる。

また、チャネル層６０４ｍにソース電極６０１ｍレイン
電極６０１ｍ’　を接続するためには、例ば第２図に示
す工程で、第２図（ｃ）の工程のに絶ａｌｌ！！１０２
に貫通孔を形成しておけば良い。

第７図の実施例は第１図に示す実施例にさらにヤンクシ
ョンＦＥＴ５１、又はＳ２を集積化す例である。ジャン
クションＦＥＴ５１は、島状半導体薄膜７０４Ｓ１の下
方から絶ａ膜１０２貫通孔を介して金属膜１０１で形成
されンゲー電極７０１８１を接触させ、上方には金属膜
０３で形成されたソース、ドレイン電極７０３　Ｓ　１
　。

０３Ｓ１’　を設けた構造である。この構造では−上電
極７０１Ｓ１と島状の半導体薄膜７０４８１間にはショ
ットキ障壁が形成されている。ソードレイン電極７０３
３１，７０３Ｓ１’　と半導薄１１１７０４Ｓ１を抵抗
性の接触とするためには。

の部分に高濃度の不純物をさらにイオン打込みれば良い
。このような構造にすることにより、−上電極７０１８
１に印加する電圧でソース・ドレイン電極間の抵抗を制
御するジャンクションＦＥＴ素子が得られる。尚、ソー
ス・ドレイン電極７０３Ｓ１，７０３ＳＬ’の間隔を狭
くすれば（例えば０．２μｍ）、超電導体より成るソー
ス・ドレイン電極７０３Ｓ１，７０３ＳＬ’　から島状
の半導体薄Ｍ７０４Ｓ１にしみ出した超電導電子対の流
れをゲート電極７０１Ｓ１に印加する電圧で制御する超
電導三端子素子を構成することもできる。ジャンクショ
ンＦＥＴ５２はジャンクションＦＥＴ５１と同じ構造の
ソース、ドレイン電極７０３Ｓ２，７０３Ｓ２’の間に
第２のゲート電極７０３Ｓ２’を設けた構造である。尚
、第１のゲート電極７０１Ｓ２絶縁膜１０２の貫通孔を
介して金属ｆｆ７０３に接続し、この配線を介して第１
．第２のゲート電極を接続すれば、高利得のＦＥＴを実
現できる。また第１．第２のゲート電極を入力端子とし
て独立に使えばＯＲ（ＮＯＲ）又はＡＮＤ　（ＮＡＮＤ
）の論理動作を行える。尚、第２のゲート電極７０３　
Ｓ　２’が超電導体でできているため、第２のゲート電
極７０３Ｓ２’から島状の半導体薄膜７０４Ｓ２にしみ
出した超電導電子対の流れを第１のゲート電極７ＱＩＳ
２に印加する電圧で制御する超電導三端子素子を構成す
ることもできる。

第８図の実施例では、第１図の実施例にさらに他の構造
の超電導三端子素子を構成した例である。

この実施例に示す超電導三端子素子は金属膜１０３で形
成された電極８０３ｔ、８０３ｔ’の間に、同様に金属
膜１０３で形成されて電極８０３ｔ’を新たに設けた構
造である。金属膜１０３は超電５゛ 導材料であるため、電極８０３ｔ’かヂ島状の半導体薄
膜、８０４ｔにしみ出した超電導電子対の流 αｇ 御 以上述べたごとく、本発明の実施例では基板とは別個に
超電導三端子素子等を構成するための限定された領域を
有する半導体薄膜を形成しているので集積回路状の素子
はプレーナ構造にできる。

そのため高集積度の集積回路が実現できる。また本実施
例による集積回路では素子が絶縁膜で分離されているた
めにその寄生容量が小さくできるので、より高速のスイ
ッチング動作を実現できる。

〔発明の効果〕

本発明によｊｂば、超電導三端子素子等の素子をプレー
ナ構造とすることができるので、素子を高度に集積化す
ることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例である超電導素子集積回路の
断面図、第２図は第１図に示す超電導素子集積回路の作
製工程の一例を示す断面図、第３図〜第８図は本発明の
他の実施例である超電導素子集積回路の断面図である。 １００・・・基板、１０１・・・金属膜、１０２・・・
絶縁膜、１０３・・・超電導金属膜、１０４・・・島状
の半導体薄代理人　弁理士　小川勝馬゛・−゛ ′ｆ３ｚ図 Ｚｚ　　図 草　３　　図 第　４　図 ■　５　図 ￥Ｊ　６　図 石　３　図

Claims (1)

1. 【特許請求の範囲】 １、所定基板と、該基板上に形成された金属膜と、該金
   属膜上に形成された絶縁膜を少なくとも有し、超電導金
   属膜と所望の領域を有する半導体薄膜とを前記絶縁膜上
   に形成することにより少なくとも一つの素子を構成した
   ことを特徴とする超電導素子集積回路。 ２、特許請求の範囲第１項において、前記金属膜を制御
   電極とし、かつ前記超電導金属膜をソースおよびドレイ
   ン電極、前記半導体薄膜をチャネル層とした素子を少な
   くとも一つ有することを特徴とする超電導素子集積回路
   。 ３、特許請求の範囲第１項または第２項において、前記
   絶縁膜に選択的に貫通孔を形成し、前記金属膜と超電導
   金属膜とを接続したことを特徴とする超電導素子集積回
   路。 ４、特許請求の範囲第１項乃至第３項のいずれかにおい
   て、前記半導体薄膜はシリコン単結晶薄膜であることを
   特徴とする超電導素子集積回路。