JPS61196497A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS61196497A JPS61196497A JP60036962A JP3696285A JPS61196497A JP S61196497 A JPS61196497 A JP S61196497A JP 60036962 A JP60036962 A JP 60036962A JP 3696285 A JP3696285 A JP 3696285A JP S61196497 A JPS61196497 A JP S61196497A
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- JP
- Japan
- Prior art keywords
- circuit
- data
- memory
- addressing
- address
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、メモリ制御回路に関し、特にメモリ容量を
低減できるように図ったものである◎〔発明の技、術的
背景〕 臂ルチグレックスド・アナログ・コｘ隆ネン、、ト（ｕ
Ａ Ｃり信号によるデジタルテレビジｌンデータの伝
送方式においては、その信号フォーイツトが第３図に示
すようになっている。Ｄはデータ部であり、１００す／
プル（６，９８μｓ＠Ｃ）、ＣｆｆＲはりｃ！！信号部
であり２４８サンプル（１７，３μ８・Ｃ）、ＬＵＭＡ
は、輝度信号部であり、４９６サンプル（３４，６μ５
ｅｃ）である。これらの信号は、ｌ水平ラインが９１０
サンプル（６３，６μ５ｅｃ）内に納まっており、クロ
マ信号部Ｃｆ（Ｒは、十圧縮され、また、輝度信号部Ｉ
、Ｕμは、７圧縮されている〇 ここで、輝度信号部ＬＵＭＡに着目すると、とれを再生
するには、まず、４／３に伸長する必要がある。
低減できるように図ったものである◎〔発明の技、術的
背景〕 臂ルチグレックスド・アナログ・コｘ隆ネン、、ト（ｕ
Ａ Ｃり信号によるデジタルテレビジｌンデータの伝
送方式においては、その信号フォーイツトが第３図に示
すようになっている。Ｄはデータ部であり、１００す／
プル（６，９８μｓ＠Ｃ）、ＣｆｆＲはりｃ！！信号部
であり２４８サンプル（１７，３μ８・Ｃ）、ＬＵＭＡ
は、輝度信号部であり、４９６サンプル（３４，６μ５
ｅｃ）である。これらの信号は、ｌ水平ラインが９１０
サンプル（６３，６μ５ｅｃ）内に納まっており、クロ
マ信号部Ｃｆ（Ｒは、十圧縮され、また、輝度信号部Ｉ
、Ｕμは、７圧縮されている〇 ここで、輝度信号部ＬＵＭＡに着目すると、とれを再生
するには、まず、４／３に伸長する必要がある。
上記輝度信号部ＬＵＭＡは、通常４ Ｘ ｆａｃ （ｆ
ａｃ；色副搬送波周波数）のサンプリングレートで３／
４に！Ｅ縮されているので、これを４／３に伸長するに
は、３ｘｆａｃのレートで伸長する。このデータ伸長を
行なう回路は、第４図に示すように構成される。
ａｃ；色副搬送波周波数）のサンプリングレートで３／
４に！Ｅ縮されているので、これを４／３に伸長するに
は、３ｘｆａｃのレートで伸長する。このデータ伸長を
行なう回路は、第４図に示すように構成される。
入力は、第１のセレクタ１１を介して、ランダムアクセ
スメモリ（以下ＲＡＭと称する）１２ｋ又は、１２Ｂに
取り込まれる。ＲＡＭ１２に、１２Ｂのアドレスは、そ
れぞれ対応するアドレス指定回路１３に、１３Ｂによっ
て指定される。アドレス指定回路１３に、１３Ｂは、そ
れぞれ入力クロックをカウントするカウンタ及びカウン
タ出力をデコードするデコーダによりて構成され、入力
クロックの周波数によって、アドレス変遷スピードが変
わる。アドレス指定回路ｌＪＡ、、ＪｊＢに対しては、
３ ｆｓｃ又は４ｆｓｃのクロックを、クロック切換回
路１５を通して任意に入力することができる。
スメモリ（以下ＲＡＭと称する）１２ｋ又は、１２Ｂに
取り込まれる。ＲＡＭ１２に、１２Ｂのアドレスは、そ
れぞれ対応するアドレス指定回路１３に、１３Ｂによっ
て指定される。アドレス指定回路１３に、１３Ｂは、そ
れぞれ入力クロックをカウントするカウンタ及びカウン
タ出力をデコードするデコーダによりて構成され、入力
クロックの周波数によって、アドレス変遷スピードが変
わる。アドレス指定回路ｌＪＡ、、ＪｊＢに対しては、
３ ｆｓｃ又は４ｆｓｃのクロックを、クロック切換回
路１５を通して任意に入力することができる。
今、ＲＡＭＪ ＺＡが読み出し状態、ＲＡば１２Ｂが書
き込み状態とする七、読み出しゲート信号によって３
ｆｓｃのクロックは、アンド回路１６、クロック切換回
路１５を通してアドレス指定回路１３ＡＫ入力し、書き
込みゲート信号によって４ ｆｓｃのクロックはアンド
回路１１、クロック切換回路１５を通してアドレス指定
回路１３Ｂに入力する。また、セレクタ１１は、入力信
号をＲＡＭＺ２Ｂに導入し、セレクタ１４はＲＡＭＪ！
Ａからの信号を出力する。
き込み状態とする七、読み出しゲート信号によって３
ｆｓｃのクロックは、アンド回路１６、クロック切換回
路１５を通してアドレス指定回路１３ＡＫ入力し、書き
込みゲート信号によって４ ｆｓｃのクロックはアンド
回路１１、クロック切換回路１５を通してアドレス指定
回路１３Ｂに入力する。また、セレクタ１１は、入力信
号をＲＡＭＺ２Ｂに導入し、セレクタ１４はＲＡＭＪ！
Ａからの信号を出力する。
次の２インでは、上記の読み出し書き込み状態が、ＲＡ
ＭＪ２Ａ、２２８間で反転される。
ＭＪ２Ａ、２２８間で反転される。
この切換えは、ライン切換信号によって行なわれる。
この結果、４ｆｓｃのクロックを基準として書き込まれ
たデータは、３ｆｓｃのクロックを基準として読み出さ
れることになり、出力データは、４力に伸長されること
Ｋなる・ 〔背景技術の問題点〕 上記従来のデータ伸長回路においては、ＲＡＶ１２ｆｉ
、、１１Ｂは、同容量のものであり、メモリ規模が非常
に大きくなっている。
たデータは、３ｆｓｃのクロックを基準として読み出さ
れることになり、出力データは、４力に伸長されること
Ｋなる・ 〔背景技術の問題点〕 上記従来のデータ伸長回路においては、ＲＡＶ１２ｆｉ
、、１１Ｂは、同容量のものであり、メモリ規模が非常
に大きくなっている。
この発明は上記の事情に対処すべくなされたもので、そ
の目的とするところは、上記のように、データを伸長し
て出力するのに用いられるメモリの規模を格段と低減し
得るメモリ制御回路を提供することにある。
の目的とするところは、上記のように、データを伸長し
て出力するのに用いられるメモリの規模を格段と低減し
得るメモリ制御回路を提供することにある。
この発明は、上記の目的を達成するためにまたとえば第
１図に示すように、書き込みと読み出しを同時に行なえ
る（指定アドレスが異なることが条件）メモリＲＡＭｆ
ｆ １に対して、アドレス指定回路２３．２５からのア
ドレス指定データを同時に入力する。この場合、各々の
アドレス指定位置が異なるよりに、一方のアドレス指定
データと、他方のアドレス指定データの変遷速度をクロ
ック周波数３ ｆａｃと４ ｔｅａ Ｋよりて異ならせ
ている。
１図に示すように、書き込みと読み出しを同時に行なえ
る（指定アドレスが異なることが条件）メモリＲＡＭｆ
ｆ １に対して、アドレス指定回路２３．２５からのア
ドレス指定データを同時に入力する。この場合、各々の
アドレス指定位置が異なるよりに、一方のアドレス指定
データと、他方のアドレス指定データの変遷速度をクロ
ック周波数３ ｆａｃと４ ｔｅａ Ｋよりて異ならせ
ている。
以下この発明の実施例を図面を参照して説明する。
第１図はこの発明の一実施例であり、ランダムアクセス
メモリ２１には、ＭＡＣ信号（第３図にて説明）が入力
される。このＲＡＭｊ Ｊは、そのアドレスデータに書
き込み、読み出し指定ビットを含ませることによつて、
異なるアドレスを指定すれば書き込み、読み出しを同時
期に ′行なうことができる。従って入力ライン
、出力ツインは別々に設けられている。
メモリ２１には、ＭＡＣ信号（第３図にて説明）が入力
される。このＲＡＭｊ Ｊは、そのアドレスデータに書
き込み、読み出し指定ビットを含ませることによつて、
異なるアドレスを指定すれば書き込み、読み出しを同時
期に ′行なうことができる。従って入力ライン
、出力ツインは別々に設けられている。
上記ＲＡＭｊ １の読み出しアドレスは、読み出しアド
レス指定回路２３からのデータによって指定され、書き
込みアドレスは、書き込みアドレス指定回路２５からの
データによって指定される。読み出しアドレス指定回路
２３は、アンド回路２２からの３ ｆｓｃのクロックを
カウントするカフ／り及びこのカウンタの出力をデコー
ドするデコーダから成り、また、書き込みアドレス指定
回路２５は、アンド回路２４からの４ ｆｓｃのクロッ
クをカウントするカウンタ及びこのカウンタの出力をデ
コードするデコーダから成る。アンド回路２２は、読み
出しゲート信号がローレベルのときＫ、３ ｆｅｅのク
ロックを出力するもので、読み出しゲート信号としては
例えば、ブランキングパルス列が利用される。
レス指定回路２３からのデータによって指定され、書き
込みアドレスは、書き込みアドレス指定回路２５からの
データによって指定される。読み出しアドレス指定回路
２３は、アンド回路２２からの３ ｆｓｃのクロックを
カウントするカフ／り及びこのカウンタの出力をデコー
ドするデコーダから成り、また、書き込みアドレス指定
回路２５は、アンド回路２４からの４ ｆｓｃのクロッ
クをカウントするカウンタ及びこのカウンタの出力をデ
コードするデコーダから成る。アンド回路２２は、読み
出しゲート信号がローレベルのときＫ、３ ｆｅｅのク
ロックを出力するもので、読み出しゲート信号としては
例えば、ブランキングパルス列が利用される。
−１７ｔ、アンド回路２４は、書き込みゲート信号がハ
イレベルのときに５４ｆａａのクロックを出力するもの
で、この書き込みゲート信号は、輝度信号期間を検出す
るタイミング回路から得られている。さらに、上記読み
出しアドレス指定回路２３、書き込みアドレス指定回路
２５に対しては、それぞれ異なるアドレスを指定するた
めに初期設定値が入力式れる。初期設定値は、例えば輝
度信号ＬＵＭＡの前縁で入力される。
イレベルのときに５４ｆａａのクロックを出力するもの
で、この書き込みゲート信号は、輝度信号期間を検出す
るタイミング回路から得られている。さらに、上記読み
出しアドレス指定回路２３、書き込みアドレス指定回路
２５に対しては、それぞれ異なるアドレスを指定するた
めに初期設定値が入力式れる。初期設定値は、例えば輝
度信号ＬＵＭＡの前縁で入力される。
この発明によると、ＲＡｈ１２１に対して、書き込みと
読み出しを同時に行なわせるようＫしているため、その
処理効率が格段と向上しており、伸長処理回路における
メモリ容量を従来のものに比べて約ＴＫ低減している。
読み出しを同時に行なわせるようＫしているため、その
処理効率が格段と向上しており、伸長処理回路における
メモリ容量を従来のものに比べて約ＴＫ低減している。
第２図は、上記した本発明の回路の動作を説明するのに
示し九タイミングチャートである。
示し九タイミングチャートである。
今、説明をわかりゃす〈′するために、入力信号の輝度
信号データが直列の８ビツトであり、ＲＡＭＺ １も８
ビツトの容量であるものとして説明する。ＭＡＣ信号に
スフ２ンプルをかけた場合においては、輝度信号ｆ、ｔ
７ＭＡは、１水平期間ＩＨ内に１ブロツク含まれるが、
クロマ信号ＣＨＲ，データＤに対する配列位置は例えば
図に示すようにランダムである。また輝度信号もランダ
ムな位置にくる。また、読み出しアドレス指定回路２３
、書き込みアドレス指定回路２５は、１１進カウンタを
用いているものとする。
信号データが直列の８ビツトであり、ＲＡＭＺ １も８
ビツトの容量であるものとして説明する。ＭＡＣ信号に
スフ２ンプルをかけた場合においては、輝度信号ｆ、ｔ
７ＭＡは、１水平期間ＩＨ内に１ブロツク含まれるが、
クロマ信号ＣＨＲ，データＤに対する配列位置は例えば
図に示すようにランダムである。また輝度信号もランダ
ムな位置にくる。また、読み出しアドレス指定回路２３
、書き込みアドレス指定回路２５は、１１進カウンタを
用いているものとする。
ここで、各アドレス指定回路２３．２５がそれぞれアド
レス１１″と＠９＠からスタートするように初期設定さ
れるものとすると、読み出しアドレスは、第２図に示す
ように、３ｆｓｃの読み出しクロックによって１番地か
ら１１１番地での変遷をくりかえす。一方、書き込みア
ドレスは、９番地から８番地までの変遷を４ ｆ５ｃの
クロックによってくりかえす。第２図の例では、時点ｔ
１で書き込まれたデータが、時点ｔ２で読み出されるこ
とになる。
レス１１″と＠９＠からスタートするように初期設定さ
れるものとすると、読み出しアドレスは、第２図に示す
ように、３ｆｓｃの読み出しクロックによって１番地か
ら１１１番地での変遷をくりかえす。一方、書き込みア
ドレスは、９番地から８番地までの変遷を４ ｆ５ｃの
クロックによってくりかえす。第２図の例では、時点ｔ
１で書き込まれたデータが、時点ｔ２で読み出されるこ
とになる。
上記のように、この発明では、書き込みと、読み出しア
ドレスの指定時点のずれを利用することで、単一のＲＡ
Ｍを用いてデータ伸長を得ることかできる。
ドレスの指定時点のずれを利用することで、単一のＲＡ
Ｍを用いてデータ伸長を得ることかできる。
次に、入力信号の１２イン分のビット数Ｎと、変換用の
ＲＡＭのビット数×と、書き込み、読み出しクロックの
周波数との関係を説明する。
ＲＡＭのビット数×と、書き込み、読み出しクロックの
周波数との関係を説明する。
書き込みクロック周波数１ｎＨｚ
読み出しクロック周波数をｍＨｚ
（ｎ＞ｍ ） （逆も可能）
とすると１
、１
書き込み時間、 −Ｘ Ｎ ＝五時間
ｎ ｎ
読み出し時間；香Ｘｌ＝基時間
とあられせる。
書き込みと読み出しの最大時間差は、
Ｎ Ｎ−Ｎ（ｎ−ｍ）時間
ｍ ｎ ｍｎ
である。これは、読み出しクロックの何ビット分に相当
するかを求めると、 旦立ｉ＋ １ ：Ｎ （ｎ−ｍ ） ヒ、 トｍｎ
ｍ ｎに相当する。
するかを求めると、 旦立ｉ＋ １ ：Ｎ （ｎ−ｍ ） ヒ、 トｍｎ
ｍ ｎに相当する。
従って、ＲＡＭのビット数は、最大で瓜と虹ビット増や
しておけば、書き込みアドレスと読み出しアドレスの位
置をずらすことができる。
しておけば、書き込みアドレスと読み出しアドレスの位
置をずらすことができる。
また、ずれを補償するための１ビツトを考慮すると、
（最小ビット数Ｎ（入力信号ビット数と同じ）に対して
、 ｓ＋”−Ωヒュユ＋１ビット ＯＲＡＭ を用意すれば、書き込みクロックによるアド
レス変遷サイクル時間位置が読み出しクロックによるア
ドレス変遷サイクルの時間位置の何れにあっても、初期
指定位置が異なる限り、同一アドレスを指定することは
ない。
、 ｓ＋”−Ωヒュユ＋１ビット ＯＲＡＭ を用意すれば、書き込みクロックによるアド
レス変遷サイクル時間位置が読み出しクロックによるア
ドレス変遷サイクルの時間位置の何れにあっても、初期
指定位置が異なる限り、同一アドレスを指定することは
ない。
上記の説明は、輝度信号ＬＵＭＡについて説明したが、
クロマ信号のサンプリング周波数変換についても同様な
考えを適用することができる。
クロマ信号のサンプリング周波数変換についても同様な
考えを適用することができる。
即ち、第２図に示すように、１４ビツトのデータであっ
た場合、クロマ用ＲＡＭの書き込みアドレスは、クロマ
信号に同期した位置で書き込みアドレスが発生し、読み
出しアドレスは、先のＲＡＭ２１に同期して１４ビツト
分発生される。
た場合、クロマ用ＲＡＭの書き込みアドレスは、クロマ
信号に同期した位置で書き込みアドレスが発生し、読み
出しアドレスは、先のＲＡＭ２１に同期して１４ビツト
分発生される。
以上説明したように、この発明によると、従米のものに
比べて、２ｎビツトからτ圧縮の場合４−ｎ＋１ビット
のメモリで実現でき、十圧縮の場合は、 ｎ＋１ビット
で実現できる。そして、ラインデータメモリのような大
容量を使用するシステムにおいては、大幅な素子数低減
が得られ、集積回路化を行なうのに有利となる。
比べて、２ｎビツトからτ圧縮の場合４−ｎ＋１ビット
のメモリで実現でき、十圧縮の場合は、 ｎ＋１ビット
で実現できる。そして、ラインデータメモリのような大
容量を使用するシステムにおいては、大幅な素子数低減
が得られ、集積回路化を行なうのに有利となる。
第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の回路の動作を説明するのに示したタイミングチ
ャート、第３図ｔｆｕＡｃ信号のフォーマットを示す説
明図、第４図は従来のメモリ制御回路を示す回路図であ
る。 ２１・・・メモリ（ＲＡＭ）、２ Ｚ ｅ ＩＩ ４・
・・アット回路、２３・・・読み出しアドレス指定回路
、２５・・・書き込みアドレス指定回路。 出願人代理人 弁理士 鈴 江 武 彦第１図
の発明の回路の動作を説明するのに示したタイミングチ
ャート、第３図ｔｆｕＡｃ信号のフォーマットを示す説
明図、第４図は従来のメモリ制御回路を示す回路図であ
る。 ２１・・・メモリ（ＲＡＭ）、２ Ｚ ｅ ＩＩ ４・
・・アット回路、２３・・・読み出しアドレス指定回路
、２５・・・書き込みアドレス指定回路。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (1)
- 異なるアドレスならば書き込みと読み出しが同時に得
られるメモリと、第１の周波数で前記メモリのアドレス
指定データを変遷して出力する第１のアドレス指定回路
と、第２の周波数で前記メモリのアドレス指定データを
変遷して出力し、前記メモリに対して前記第１のアドレ
ス指定回路からのアドレス指定データが入力されている
最中にあっても出力アドレス指定データを該メモリに入
力する第２のアドレス指定回路と、前記第１、第２のア
ドレス指定回路にそれぞれ異なる初期設定値を入力する
手段とを具備したことを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036962A JPS61196497A (ja) | 1985-02-26 | 1985-02-26 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036962A JPS61196497A (ja) | 1985-02-26 | 1985-02-26 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196497A true JPS61196497A (ja) | 1986-08-30 |
Family
ID=12484359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60036962A Pending JPS61196497A (ja) | 1985-02-26 | 1985-02-26 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247485A (en) * | 1990-10-04 | 1993-09-21 | Kabushiki Kaisha Toshiba | Memory device |
| KR100346675B1 (ko) * | 1998-10-22 | 2002-07-27 | 닛뽕덴끼 가부시끼가이샤 | 클럭 동기방법과 그 방법에 사용하기 위한 장치 |
-
1985
- 1985-02-26 JP JP60036962A patent/JPS61196497A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247485A (en) * | 1990-10-04 | 1993-09-21 | Kabushiki Kaisha Toshiba | Memory device |
| KR100346675B1 (ko) * | 1998-10-22 | 2002-07-27 | 닛뽕덴끼 가부시끼가이샤 | 클럭 동기방법과 그 방법에 사용하기 위한 장치 |
| US6519709B1 (en) | 1998-10-22 | 2003-02-11 | Nec Corporation | Method and device for transferring data between two asynchronously clocked circuits via a buffer by renewing an access pointer thereof only when effective data is received |
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