JPS61197776U - - Google Patents

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JPS61197776U
JPS61197776U JP1985081860U JP8186085U JPS61197776U JP S61197776 U JPS61197776 U JP S61197776U JP 1985081860 U JP1985081860 U JP 1985081860U JP 8186085 U JP8186085 U JP 8186085U JP S61197776 U JPS61197776 U JP S61197776U
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JP
Japan
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signal
gain amplifier
delayed
phase
addition
Prior art date
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JP1985081860U
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Description

【図面の簡単な説明】
第１図はこの考案に係るくし形フイルタの一例
を示す系統図、第２図はこれに使用される可変利
得アンプの一例を示す接続図、第３図はその動作
説明に供する周波数特性図、第４図はＣＣＤテレ
ビカメラに使用されるエンコーダの一例を示す系
統図、第５図はくし形フイルタの他の従来例を示
す接続図、第６図はコントロール信号の波形図、
第７図及び第８図はその周波数特性図である。 １０はくし形フイルタ、１１は遅延回路、１２
〜１５は第１〜第４の加算器、１６は可変利得ア
ンプ、１８は固定の利得アンプ、ＧＣはコントロ
ール信号である。

Claims (1)

  1. 【実用新案登録請求の範囲】 水平周期の遅延回路を有し、その遅延入力信号
    と１水平周期遅延された遅延信号を逆相及び同相
    加算する第１及び第２の加算器と、 同相加算された第２の加算信号が供給される可
    変利得アンプと、 上記遅延信号を増幅する利得アンプと、 上記可変利得アンプより出力された第１の信号
    と、利得アンプより出力された第２の信号を同相
    加算する第３の加算器と、 第３の加算信号に入力信号を逆相加算する第４
    の加算器とを有し、 第４の加算信号に上記遅延回路の遅延入力信号
    として使用されると共に、 上記可変利得アンプの利得な入力信号の相関部
    の有無によつて異なつた利得に制御されるように
    なされたくし形フイルタ。
JP1985081860U 1985-05-31 1985-05-31 Pending JPS61197776U (ja)

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JP1985081860U JPS61197776U (ja) 1985-05-31 1985-05-31

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JPS61197776U true JPS61197776U (ja) 1986-12-10

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ID=30629041

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