JPS61201359A - Ｉｃ装置 - Google Patents
Ｉｃ装置Info
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- JPS61201359A JPS61201359A JP4245885A JP4245885A JPS61201359A JP S61201359 A JPS61201359 A JP S61201359A JP 4245885 A JP4245885 A JP 4245885A JP 4245885 A JP4245885 A JP 4245885A JP S61201359 A JPS61201359 A JP S61201359A
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- circuit
- circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は内部回路をディジタル的に制御するようにした
電子機器に適用し得るＩＣ装置に関するものである。
電子機器に適用し得るＩＣ装置に関するものである。
本発明によるＩＣ装置は、複数のＩＣアドレスが記憶さ
れた記憶装置から読み出された上記アドレスと入力デー
タとを比較して両者が一致したとき所定の動作を行うよ
うにしたことにより、インナーバスシステムに用いられ
るＩＣ回路の互換性を高めると共に、システムの標準化
を容易にしたものである。
れた記憶装置から読み出された上記アドレスと入力デー
タとを比較して両者が一致したとき所定の動作を行うよ
うにしたことにより、インナーバスシステムに用いられ
るＩＣ回路の互換性を高めると共に、システムの標準化
を容易にしたものである。
ディジタル回路が用いられているテレビ受像機、ＶＴＲ
、テープレコーダ等の映像機器及び音響機器が普及しつ
つあるが、これらのディジタル化された機器の多くはイ
ンナーバスシステムを採用している。インナーバスシス
テムにおいては、機器内にＣＰＵ、インナーバス、ＲＯ
Ｍ等を設け、このＲＯＭに各回路の動作設定値を記憶さ
せて置き、通常の動作時にはＣＰＵにより上記設定値を
読み出し、読み出されたデータをインナーバスを通じて
所定の回路に供給することにより、各回路に所定の動作
を行わせるようにしている。これと共にキーボードある
いはリモコン等の外部操作によりＣＰＵを介して各回路
を制御するようにしている。
、テープレコーダ等の映像機器及び音響機器が普及しつ
つあるが、これらのディジタル化された機器の多くはイ
ンナーバスシステムを採用している。インナーバスシス
テムにおいては、機器内にＣＰＵ、インナーバス、ＲＯ
Ｍ等を設け、このＲＯＭに各回路の動作設定値を記憶さ
せて置き、通常の動作時にはＣＰＵにより上記設定値を
読み出し、読み出されたデータをインナーバスを通じて
所定の回路に供給することにより、各回路に所定の動作
を行わせるようにしている。これと共にキーボードある
いはリモコン等の外部操作によりＣＰＵを介して各回路
を制御するようにしている。
このようなインナーバスシステムに用いられるインナー
バスとしては、従来より２線式のものと３線式のものと
が主流を占めている。２線式バスはデータの伝送路とク
ロックの伝送路とから成るもので、この方式は特開昭５
７−１０６２６２号公報に開示される通信方式を利用し
ている。３線式のバスはデータの伝送路とクロックの伝
送路とデータブロックを識別するアイデント信号の伝送
路とから成るものである。
バスとしては、従来より２線式のものと３線式のものと
が主流を占めている。２線式バスはデータの伝送路とク
ロックの伝送路とから成るもので、この方式は特開昭５
７−１０６２６２号公報に開示される通信方式を利用し
ている。３線式のバスはデータの伝送路とクロックの伝
送路とデータブロックを識別するアイデント信号の伝送
路とから成るものである。
上述したインナーバスシステムが設けられた電子機器は
、製造時及びサービス時における調整の標準化、共通化
及び簡易化等が可能となり、これによって製造コストの
低減を含む総合的なコストダウンが期待されている。
、製造時及びサービス時における調整の標準化、共通化
及び簡易化等が可能となり、これによって製造コストの
低減を含む総合的なコストダウンが期待されている。
第４図は上述したインナーバスシステムをテレビ受像機
に適用した場合の従来例を示すものである。
に適用した場合の従来例を示すものである。
図において、テレビ受像機には、インナーパスラインＬ
ＣＰＵ２、メモリ３等が設けられると共に、ＰＬＬを
有するチューナ回路４、ＩＦ回路、ビデオ信号処理回路
６、オーディオ信号処理回路７、管面表示回路８及びリ
モコン及びキーボードによる制御回路９等が設けられて
いる。これらの回路２〜９は全てＩＣ回路が用いられて
いる。またＣＰＬＩ２からの制御信号によって他の回路
３〜９が常に動作を順次に制御されると共に、各回路３
〜９は自身の動作状態を示すデータをＣＰＵ２に送る。
ＣＰＵ２、メモリ３等が設けられると共に、ＰＬＬを
有するチューナ回路４、ＩＦ回路、ビデオ信号処理回路
６、オーディオ信号処理回路７、管面表示回路８及びリ
モコン及びキーボードによる制御回路９等が設けられて
いる。これらの回路２〜９は全てＩＣ回路が用いられて
いる。またＣＰＬＩ２からの制御信号によって他の回路
３〜９が常に動作を順次に制御されると共に、各回路３
〜９は自身の動作状態を示すデータをＣＰＵ２に送る。
またキーボードあるいはリモコン用コマンダの指示に応
じて、ＣＰＵ２が各回路３〜９を制御する。これによっ
てチャンネル切換え、音量調整、画面調整等が行われ、
その調整結果が表示回路８により表示される。
じて、ＣＰＵ２が各回路３〜９を制御する。これによっ
てチャンネル切換え、音量調整、画面調整等が行われ、
その調整結果が表示回路８により表示される。
また本出願人は先に特願昭５９−１４５６５８号により
、インナーバスを利用して、外部接続されたコンピュー
タを用いて機器の制御を行うようにした制御システムを
提案した。このシステムにおいては、製造時及びサービ
ス時の制御及び調整を行う場合に、コネクタを介して前
記パスライン１に外部接続された調整用コンピュータ又
は調整用コマンダが用いられる。制御及び調整の項目と
しては、例えば水平及び垂直方向におけるラスターの巾
、リニアリティ、ピン歪み等偏向に関するもの、Ｒ，Ｇ
、Ｂ信号のカットオフ点及びドライブ量の調整によるホ
ワイトバランス調整等のカラー調整に関するもの、及び
ＣＲＴのグリッドバイアス調整等の項目がある。
、インナーバスを利用して、外部接続されたコンピュー
タを用いて機器の制御を行うようにした制御システムを
提案した。このシステムにおいては、製造時及びサービ
ス時の制御及び調整を行う場合に、コネクタを介して前
記パスライン１に外部接続された調整用コンピュータ又
は調整用コマンダが用いられる。制御及び調整の項目と
しては、例えば水平及び垂直方向におけるラスターの巾
、リニアリティ、ピン歪み等偏向に関するもの、Ｒ，Ｇ
、Ｂ信号のカットオフ点及びドライブ量の調整によるホ
ワイトバランス調整等のカラー調整に関するもの、及び
ＣＲＴのグリッドバイアス調整等の項目がある。
以上はテレビ受像機にインナーバスシステムを設けた場
合について述べたが、他の映像機器及び音響機器にイン
ナーバスシステムを設ける場合も、ＣＰＵを主制御回路
とし、このＣＰＵと他の種々のＩＣ回路とがインナーバ
スシステムを介してデータの交信を行うように成されて
いる。
合について述べたが、他の映像機器及び音響機器にイン
ナーバスシステムを設ける場合も、ＣＰＵを主制御回路
とし、このＣＰＵと他の種々のＩＣ回路とがインナーバ
スシステムを介してデータの交信を行うように成されて
いる。
このようなインナーバスシステムにおいては、ＣＰＵ及
び他のＩＣ回路には夫々アドレスが付されており、ＣＰ
Ｕと他のＩＣ回路との間で交信を行う場合は、先ず相手
のＩＣ回路のアドレスを指定してその回路を呼び出した
後、所定のデータを送るように成される。その場合のデ
ータブロックの構成は第５図Ａ又はＢに示すものが用い
られている。
び他のＩＣ回路には夫々アドレスが付されており、ＣＰ
Ｕと他のＩＣ回路との間で交信を行う場合は、先ず相手
のＩＣ回路のアドレスを指定してその回路を呼び出した
後、所定のデータを送るように成される。その場合のデ
ータブロックの構成は第５図Ａ又はＢに示すものが用い
られている。
同図Ａにおいては、１ビツトのスタート信号Ｓ、７ビツ
トのＩＣ？ドレス、１ビツトのデータの受信又は送信を
示す信号Ｒ／Ｗ、１ビツトの確認応答信号ＡＣＫ、８ビ
ツトの制御内容又は動作状態を示すデータ、信号ＡＣＫ
、８ビツトのデータ、信号ＡＣＫ、ストップ信号ＳＰに
より１ブロツクを構成している。
トのＩＣ？ドレス、１ビツトのデータの受信又は送信を
示す信号Ｒ／Ｗ、１ビツトの確認応答信号ＡＣＫ、８ビ
ツトの制御内容又は動作状態を示すデータ、信号ＡＣＫ
、８ビツトのデータ、信号ＡＣＫ、ストップ信号ＳＰに
より１ブロツクを構成している。
同図Ｂにおいては、ＩＣアドレスの次に信号Ｒ／Ｗ、Ａ
ＣＫを介して８ビツトのサブアドレスを設けている。こ
のサブアドレスは例えば制御項目等のようにそのＩＣ回
路の機能を表わすデータである。従って、このブロック
構成を用いる場合は、先ずＩＣアドレスによりＩＣ回路
が指定された後、サブアドレスにより制御項目が指定さ
れ、次に８ビツトのデータにより、制御量が指定される
ことになる。
ＣＫを介して８ビツトのサブアドレスを設けている。こ
のサブアドレスは例えば制御項目等のようにそのＩＣ回
路の機能を表わすデータである。従って、このブロック
構成を用いる場合は、先ずＩＣアドレスによりＩＣ回路
が指定された後、サブアドレスにより制御項目が指定さ
れ、次に８ビツトのデータにより、制御量が指定される
ことになる。
インナーバスシステムを映像機器及び音響機器等の全て
の機種の機器に設ける場合、複数の機種において同じＩ
Ｃ回路が使用されることがある。
の機種の機器に設ける場合、複数の機種において同じＩ
Ｃ回路が使用されることがある。
このような場合に備えて全ての機種に用いられる全ての
ＩＣ回路に対して予めＩＣアドレスを付して置き、各Ｉ
Ｃ回路がどの機種で用いられても、そのＩＣアドレスに
基いて制御システムのプログラムを組むようにすれば、
システムの標準化、共通化及び簡易化をはかる上で非常
に都合が良い。
ＩＣ回路に対して予めＩＣアドレスを付して置き、各Ｉ
Ｃ回路がどの機種で用いられても、そのＩＣアドレスに
基いて制御システムのプログラムを組むようにすれば、
システムの標準化、共通化及び簡易化をはかる上で非常
に都合が良い。
しかしながらこの場合衣のような問題が生じる。
例えば予めアドレスが付されたあるＩＣ回路の機能が分
割されて２個以上のＩＣ回路となった場合に、これらの
分割されたＩＣ回路のアドレスをどうすればよいかと云
う問題がある。またアドレスの異る２個以上のＩＣ回路
がＩチップ上に集積されて１個のＩＣ回路となった場合
、このＩＣ回路のアドレスをどうすればよいかと云う問
題がある。
割されて２個以上のＩＣ回路となった場合に、これらの
分割されたＩＣ回路のアドレスをどうすればよいかと云
う問題がある。またアドレスの異る２個以上のＩＣ回路
がＩチップ上に集積されて１個のＩＣ回路となった場合
、このＩＣ回路のアドレスをどうすればよいかと云う問
題がある。
上記分割されたＩＣ回路や上記合体されたＩＣ回路に新
たにアドレスを付加することは、制御プログラムを変更
し標準化を崩すことになるので好ましくない。
たにアドレスを付加することは、制御プログラムを変更
し標準化を崩すことになるので好ましくない。
本発明によるＩＣ装置は、 複数のアドレスが記憶され
た記憶装置と、入力データのラッチ回路と、このラッチ
回路の出力データと上記記憶装置から読み出されたデー
タとを比較する比較回路とが設けられている。
た記憶装置と、入力データのラッチ回路と、このラッチ
回路の出力データと上記記憶装置から読み出されたデー
タとを比較する比較回路とが設けられている。
比較回路からの一致信号によりＩＣ装置を所定の動作状
態に成さしめるように成すことにより、ＩＣ装置の分割
、合体に対処することができる。
態に成さしめるように成すことにより、ＩＣ装置の分割
、合体に対処することができる。
第１図において、Ｍ個のＩＣ回路ＩＩ〜１．には夫々７
ビツトで表わされるＩＣアドレスＮｌｌ〜！ｌｈＭが付
されると共に、サブアドレスが付されている。サブアド
レスはそのＩＣ回路の機能を示すもので、後述するよう
に複数の機能を持つＩＣ回路は複数のサブアドレスを持
っている。
ビツトで表わされるＩＣアドレスＮｌｌ〜！ｌｈＭが付
されると共に、サブアドレスが付されている。サブアド
レスはそのＩＣ回路の機能を示すもので、後述するよう
に複数の機能を持つＩＣ回路は複数のサブアドレスを持
っている。
このようなＩＣ回路１１〜ＩＨが存在する場合において
、例えばＩＣ回路１．の機能が２つに分割されてＩＣ回
路１１１とＩＣ回路１＋ｚとに分割されたとする。この
ような場合、本実施例においては、各ＩＣ回路１＋＋、
１．２のＩＣアドレスは、分割される前のＩＣ回路りの
アドレス阻１をそのまま用いるようにしている。従って
、これらのＩＣ回路１１い １１２は、制御システムに
組み込まれたときはサブアドレスによって識別される。
、例えばＩＣ回路１．の機能が２つに分割されてＩＣ回
路１１１とＩＣ回路１＋ｚとに分割されたとする。この
ような場合、本実施例においては、各ＩＣ回路１＋＋、
１．２のＩＣアドレスは、分割される前のＩＣ回路りの
アドレス阻１をそのまま用いるようにしている。従って
、これらのＩＣ回路１１い １１２は、制御システムに
組み込まれたときはサブアドレスによって識別される。
第１図においては、ＩＣ回路１４が２個のＩＣ回路１、
い １４□に分割された場合も示されている。この場合
も上記と同様にＩＣ回路１４い１４．は共にＩＣアドレ
ス阻４を有し、サブアドレスにより識別される。
い １４□に分割された場合も示されている。この場合
も上記と同様にＩＣ回路１４い１４．は共にＩＣアドレ
ス阻４を有し、サブアドレスにより識別される。
次にＩＣ回路ＩＩとＩＣ回路１□とが１チツプ上に集積
されて１個の１０回路１１３となる場合がある。このよ
うな場合は、このＩＣ回路１゜は元のＩＣ回路１．のＩ
ＣアドレスＮ［ＬｌとＩＣ回路１２のＩＣアドレスＮ１
２とを持ち、且つ各々のＩＣアドレスに対して元のサブ
アドレスが付加される。従って、このＩＣ回路１１３が
システムに組み込まれた場合は、阻１及びＦｈ２のアド
レス指定に対して応答し、各々のサブアドレスが選択さ
れる。
されて１個の１０回路１１３となる場合がある。このよ
うな場合は、このＩＣ回路１゜は元のＩＣ回路１．のＩ
ＣアドレスＮ［ＬｌとＩＣ回路１２のＩＣアドレスＮ１
２とを持ち、且つ各々のＩＣアドレスに対して元のサブ
アドレスが付加される。従って、このＩＣ回路１１３が
システムに組み込まれた場合は、阻１及びＦｈ２のアド
レス指定に対して応答し、各々のサブアドレスが選択さ
れる。
また上記分割されたＩＣ回路Ｉ１１と分割されたＩＣ回
路１４１とが合体されて１個のＩＣ回路１１４となった
場合は、このＩＣ回路１１４はＩＣ回路１５２．１４１
のアドレスＮａｌと隘４とを持ち且つ夫夫対応するサブ
アドレスを持つことになる。さらに３個以上のＩＣ回路
が合体されたＩＣ回路の場合は、夫々のＩＣ回路のアド
レスとサブアドレスとが対応して付加される。
路１４１とが合体されて１個のＩＣ回路１１４となった
場合は、このＩＣ回路１１４はＩＣ回路１５２．１４１
のアドレスＮａｌと隘４とを持ち且つ夫夫対応するサブ
アドレスを持つことになる。さらに３個以上のＩＣ回路
が合体されたＩＣ回路の場合は、夫々のＩＣ回路のアド
レスとサブアドレスとが対応して付加される。
このように複数個のＩＣ回路が合体されて成るＩＣ回路
を指定する場合は、前述した第５図Ａ。
を指定する場合は、前述した第５図Ａ。
Ｂのデータブロックの構成ではビット数が不足するおそ
れがある。その場合は第２図Ａ又はＢに示すような構成
のデータブロックが用いられる。同図Ａは８ビツトのサ
ブアドレスが２つ設けられた場合を示し、同図Ｂは８ビ
ツトのＩＣアドレスが２つ設けられた場合である。
れがある。その場合は第２図Ａ又はＢに示すような構成
のデータブロックが用いられる。同図Ａは８ビツトのサ
ブアドレスが２つ設けられた場合を示し、同図Ｂは８ビ
ツトのＩＣアドレスが２つ設けられた場合である。
尚、必要に応じて第５図Ａ、Ｂ及び第２図Ａ。
Ｂを組み合わせた構成のデータブロックを用いてもよい
。また複数のＩＣ回路を合体した場合に限らす、ＩＣ回
路の種類が増加した場合や、制御項目等の機能数が増加
した場合にも、第２図Ａ、 Ｂのデータブロックを用い
ることができる。
。また複数のＩＣ回路を合体した場合に限らす、ＩＣ回
路の種類が増加した場合や、制御項目等の機能数が増加
した場合にも、第２図Ａ、 Ｂのデータブロックを用い
ることができる。
第４図のテレビ受像機においては、各ＩＣ回路２〜９に
ＩＣアドレス及びサブアドレスが付されるが、次にサブ
アドレスと各回路の機能の割付けの一例を示す。
ＩＣアドレス及びサブアドレスが付されるが、次にサブ
アドレスと各回路の機能の割付けの一例を示す。
ＩＦ回路５
サブアドレス 機 能 データ（ビット
）０１ ＶＣＯ６ ０２ＡＦＴ ６０３
ＲＦ ＡＧＣ６ ０４サブキャリアトラップ ４ ０５ ＩＦ ＡＧＣ４ オーディオ処理回路７ サブアドレス 機 能 データ（ビット
）０１ Ｌチャンネルボリューム１６０２
Ｒチャンネルボリューム１６０３ Ｌチ
ャンネルボリューム２６０４ Ｒチャンネルボ
リューム２６０５ 低音制御
４０６ 高音側？Ｂ ４
（以下余白次頁に続く、） ビデオ処理回路６ サブアドレス 機 能 データ（ビット
）０１ 輝度調整 ６０２
色飽和度調整 ６０３ コ
ントラスト調整 ６０４ 色相調整
６０５ シャープネス調整
６０６ Ｒ色温度
６０７ Ｇ色部度 ６
０８ Ｂ色部度 ６０９
垂直リニアリティ ４１０ 垂
直補正 ４１１ シフト
４１２ 水平周波数
４１３ 垂直周波数
４上記複数のＩＣアドレスが付されたＩＣ回路には
、ＣＰＵ等の他のＩＣ回路からの呼び出しを検出するた
めに、上記複数のアドレスを記憶したＲｏＭが設けられ
ている。第３図は２つのＩＣアドレスを有するＩＣ回路
に設けられた検出回路の実施例を示す。
）０１ ＶＣＯ６ ０２ＡＦＴ ６０３
ＲＦ ＡＧＣ６ ０４サブキャリアトラップ ４ ０５ ＩＦ ＡＧＣ４ オーディオ処理回路７ サブアドレス 機 能 データ（ビット
）０１ Ｌチャンネルボリューム１６０２
Ｒチャンネルボリューム１６０３ Ｌチ
ャンネルボリューム２６０４ Ｒチャンネルボ
リューム２６０５ 低音制御
４０６ 高音側？Ｂ ４
（以下余白次頁に続く、） ビデオ処理回路６ サブアドレス 機 能 データ（ビット
）０１ 輝度調整 ６０２
色飽和度調整 ６０３ コ
ントラスト調整 ６０４ 色相調整
６０５ シャープネス調整
６０６ Ｒ色温度
６０７ Ｇ色部度 ６
０８ Ｂ色部度 ６０９
垂直リニアリティ ４１０ 垂
直補正 ４１１ シフト
４１２ 水平周波数
４１３ 垂直周波数
４上記複数のＩＣアドレスが付されたＩＣ回路には
、ＣＰＵ等の他のＩＣ回路からの呼び出しを検出するた
めに、上記複数のアドレスを記憶したＲｏＭが設けられ
ている。第３図は２つのＩＣアドレスを有するＩＣ回路
に設けられた検出回路の実施例を示す。
図において第１のＲＯＭ２には第１のＩＣアドレス（例
えば第１図の阻１）が記憶され、第２のＲＯＭ３には第
２のＩＣアドレス（例えば第１図のアドレス阻３）が記
憶されている。入力端子４に第２図又は第５図に示すデ
ータブロックが入力されると、第１及び第２のラッチ回
路５，６が入力データプロツクのＩＣアドレスを順次に
う・ノチして第１及び第２の比較器７，８に加える。比
較器７はＲＯＭ２から読み出された第１のＩＣアドレス
と入力アドレスを比較して一致したとき、検出信号Ｓ、
を出力する。比較器８はＲＯＭ３から読み出された第２
のＩＣアドレスと入力アドレスを比較して一致したとき
、検出信号Ｓ２を出力する。
えば第１図の阻１）が記憶され、第２のＲＯＭ３には第
２のＩＣアドレス（例えば第１図のアドレス阻３）が記
憶されている。入力端子４に第２図又は第５図に示すデ
ータブロックが入力されると、第１及び第２のラッチ回
路５，６が入力データプロツクのＩＣアドレスを順次に
う・ノチして第１及び第２の比較器７，８に加える。比
較器７はＲＯＭ２から読み出された第１のＩＣアドレス
と入力アドレスを比較して一致したとき、検出信号Ｓ、
を出力する。比較器８はＲＯＭ３から読み出された第２
のＩＣアドレスと入力アドレスを比較して一致したとき
、検出信号Ｓ２を出力する。
上記検出信号Ｓｔ、Ｓｚに基いて、ＩＣ回路は次のデー
タを取り込み、所定の動作を行う。また分割されたＩＣ
回路の場合はサブアドレスが異なるので、複数のサブア
ドレスが記憶されたＲＯＭが設けられ、各ＲＯＭのデー
タと入力サブアドレスが比較されるように成される。尚
、第３図においてはランチ回路５，６は１個でもよい。
タを取り込み、所定の動作を行う。また分割されたＩＣ
回路の場合はサブアドレスが異なるので、複数のサブア
ドレスが記憶されたＲＯＭが設けられ、各ＲＯＭのデー
タと入力サブアドレスが比較されるように成される。尚
、第３図においてはランチ回路５，６は１個でもよい。
多数の機種の機器にインナーバスシステムを設ける場合
に、ＩＣ回路の互換性が向上し、システムの設計効率が
向上する。また製造、サービス時等に用いられる調整用
コンピュータ、治具、ソフト等の標準化がはかられ、生
産性、サービス性が向上する。特にＩＣ回路の分割、合
体が生じてもシステムの設計、標準化には何らの影響も
及ぼすことがなく、互換性を保持することができる。
に、ＩＣ回路の互換性が向上し、システムの設計効率が
向上する。また製造、サービス時等に用いられる調整用
コンピュータ、治具、ソフト等の標準化がはかられ、生
産性、サービス性が向上する。特にＩＣ回路の分割、合
体が生じてもシステムの設計、標準化には何らの影響も
及ぼすことがなく、互換性を保持することができる。
第１図は本発明の実施例を示す図、第２図はデータブロ
ックの構成を示す図、第３図はＩＣ回路内の呼び出し検
出回路の実施例を示すブロック図、第４図はインナーバ
スシステムをテレビ受像機に適用した場合の従来例を示
すブロック図、第５図はデータブロックの構成図である
。 なお図面に用いた符号において、 ２ 、３−−−−−−−−−−−−・・−・−ＲＯＭ５
．６−・−・−・−−一−−−・−ラッチ回路７．８・
・−・−−−−一−−−−−−・・−比較器である。
ックの構成を示す図、第３図はＩＣ回路内の呼び出し検
出回路の実施例を示すブロック図、第４図はインナーバ
スシステムをテレビ受像機に適用した場合の従来例を示
すブロック図、第５図はデータブロックの構成図である
。 なお図面に用いた符号において、 ２ 、３−−−−−−−−−−−−・・−・−ＲＯＭ５
．６−・−・−・−−一−−−・−ラッチ回路７．８・
・−・−−−−一−−−−−−・・−比較器である。
Claims (1)
- 複数のアドレスが記憶された記憶装置と、入力データの
ラッチ回路と、このラッチ回路の出力データと上記記憶
装置から読み出されたデータとを比較して両者が一致し
たとき一致信号を出力する比較回路とが設けられ、上記
一致信号に基いて所定の動作が行われるように成された
ＩＣ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245885A JPS61201359A (ja) | 1985-03-04 | 1985-03-04 | Ｉｃ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245885A JPS61201359A (ja) | 1985-03-04 | 1985-03-04 | Ｉｃ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61201359A true JPS61201359A (ja) | 1986-09-06 |
Family
ID=12636625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4245885A Pending JPS61201359A (ja) | 1985-03-04 | 1985-03-04 | Ｉｃ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201359A (ja) |
-
1985
- 1985-03-04 JP JP4245885A patent/JPS61201359A/ja active Pending
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