JPS61201521A - スプリツトフエ−ズ信号復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 入力される再生クロックとスプリソトフエーズ信号との
排他論理和出力信号に基づく積分処理を排他的論理和出
力信号に生ずるジッタの期間の間生ぜしめないようにし
て得られる積分信号を再生クロックに同期させて入力ス
プリットフェーズ信号からＮＲＺ信号を発生させるよう
にしたものである。

〔産業上の利用分野〕

本発明はスプリントフェーズ信号復号回路に関し、更に
詳しく云えばスプリ・ノドフェーズ信号からＮＲＺ信号
を復号する際のスプリットフェーズ信号中のジッタの影
響排除の完全性を追求したスプリットフェーズ信号復号
回路に関する。

ディジタル通信等においては、その系の中で１つの信号
形式から他の信号形式に変換されてその通信を全うし得
るように構成されているものがある。例えば、自動車電
話システムである。このシステムにおいて所要の通信を
行なうためにその過程でスプリントフェーズ信号をＮＲ
Ｚ信号に復号することが必要である。その復号化におい
て何らの問題を提起しないことが望まれるところである
が、実際には復号対象となる信号にジッタが生じてしま
い、これがため通信に支障が現れてしまうという不都合
がある。

〔従来の技術〕

スプリットフェーズ信号をＮＲＺ信号に変換する従来の
スプリットフェーズ信号復号回路には、入力されるスプ
リントフェーズ信号と再生クロックの排他的論理和をと
って得られるＮＲＺ信号（ジッタ、雑音を含む）を次の
ビットとの極性反転点でのジッタを除外し得る範囲内で
積分し、その極性を再生クロックに同期して判定して再
生ＮＲＺ信号を発生する形式のものがある。

〔発明が解決しようとする問題点〕

しかしながら、この従来回路における積分形式が上述の
如きものであるから、従来回路はスプリットフェーズ信
号のビット内の極性反転点におけるジッタをその積分範
囲内に存在せしめてしまうため、ビット誤り率特性は相
対的に劣化するという欠点を有する。

〔問題点を解決するための手段〕。

第１図は本発明のスプリットフェーズ信号復号回路の基
本構成を示す。

第１図において、１は再生クロック及びスプリットフェ
ーズ信号の排他的論理和をとる排他的論理和回路である
。該回路の出力信号は積分回路２に供給される。この積
分回路は再生クロックに応答する除外信号発生回路３か
ら発生される除外信号の間排他的論理和信号に基づく積
分を行なわないように構成されている。４は積分回路２
の出力信号を再生クロックに同期させて再生ＮＲＺ信号
を出力する出力回路である。出力回路４における同期に
は、再生クロックを直接用いる場合と、再生クロックか
ら同期化成分を出力する除外信号発生回路の同期化成分
信号を用いる場合とがある。

〔作用〕

再生クロックとスプリットフェーズ信号との排他的論理
和が排他的論理和回路１でとられる。その出力信号に基
づく積分が積分回路２で、除外信号発生回路３からの除
外信号の制御の下に行なわれる。その除外信号は再生ク
ロックに応答してスプリットフェーズ信号のビット内極
性反転点に生ずるジッタ範囲及び隣接ビット間の極性反
転点に生ずるジッタ範囲を積分範囲から除外する信号で
ある。その積分回路２からの出力信号は出力回路４にお
いて再生クロックと同期化されてそこから再生ＮＲＺ信
号が出力される。

従って、上述の如く積分される範囲からジッタ範囲を除
外するようにしているから、ジッタによるビット誤り率
を大幅に低減し得る。

〔実施例〕

第２図は本発明の１つの実施例を示し、除外信号発生回
路３は再生クロックに応答する積分範囲設定回路５及び
積分中断範囲設定回路６から成る。

積分範囲設定回路５はスプリントフェーズ信号の成る隣
接ビット間の極性反転点に生ずるジッタ範囲の終了時点
から前記酸る隣接ビット間の極性反転点に時間軸上で次
に現れる隣接ビット間の極性反転点に生ずるジッタ範囲
の開始時点までの時間を隣接ピノｌ−間の極性反転点列
の中に次々に設定するように構成されている。積分中断
範囲設定回路６はスプリットフェーズ信号のビット内極
性反転点に生ずるジッタ範囲の時間をビット内極性反転
点列の中に次々に設定するように構成されている。

又、出力回路４は積分回路２の出力及びしきい値設定回
路７の出力に接続されたコンパレータ８と、コンパレー
タ８の出力をデータ入力に、再生クロックをクロック入
力に接続するフリップフロップ９とから成る。

上述のように構成される本発明回路の動作を以下に説明
する。

再生クロック（第３図の（３−１））とスプリットフェ
ーズ信号（第３図の（３−２））とが排他的論理和回路
ｌに供給され、両信号の排他的論理和出力信号（ＮＯＴ
ＳＹ　　ＮＲＺ）（第３図の（３−３））が回路１から
出力される。なお、第３図の（３−２）及び（３−３）
の斜線部はジッタ範囲を示す。

一方、積分範囲設定回路５では、再生クロフクに応答し
てスプリットフェーズ信号の隣接ビット間の極性反転点
毎に第３図の（３−４）に示す如きジッタ範囲に相応し
た時間幅を有するパルスを発生し、積分中断範囲設定回
路６では、再生クロックに応答してスプリットフェーズ
信号のビット内極性反転点毎に第３図の（３−５）に示
す如きジッタ範囲に相応した時間幅を有するパルスを発
生する。

積分回路２では積分範囲設定回路５からのパルスの立ち
下がり時刻から排他的論理和出力信号の積分を開始し始
め、積分中断範囲設定回路６からのパルスのパルス幅の
間その積分を中止し、そして又積分を続行してゆき、次
の積分範囲設定回路５からのパルスの立ち上がり時刻に
その積分を終了する（第３図の（３−６）参照）。この
ような積分をスプリットフェーズ信号のビット毎に繰り
返す。

その積分信号はコンパレータ８でしきい値と比較されて
第３図の（３−７）に例示する如き波形の信号をコンパ
レータ８から出力する。この信号がフリップフロップ９
で再生クロックと同期化されて再生ＮＲＺ信号（第３図
の（３−８））がフリップフロップ９から出力される。

従って、従来回路では積分範囲内に包含されてしまって
いたジッタ範囲を積分範囲から除外し得る。それ故、ジ
ッタによるビット誤り率を大幅に低減し得る。

又、上記実施例において設定される積分範囲を積分範囲
設定回路５及び積分中断範囲設定回路６により１ビット
期間の約８０％に設定すれば最適になることが実験的に
確かめられた。

第４図は本発明をディジタル的に実施する他の実施例を
示す。２０はサンプリングクロックに応答して再生クロ
ックの立ち上がり及び立ち下がりのエツジ（第５図の（
５−４）、　　（５−５）参照）を検出するエツジ検出
回路である。２１はエツジ信号ＥＤ及びサンプリングク
ロックに応答して積分カウント開始ビットを設定するカ
ウント開始ビット設定回路である。２２はカウント開始
ビット設定回路２１からの積分カウント開始ビット及び
サンプリングクロックに応答してカウント範囲設定信号
（そのカウント範囲は１ビット期間の約８０％である。

）ＥＮを発生するカウント範囲設定回路である。２３は
エツジ検出回路２０からのエツジ信号ＬＤによりプリセ
ットされるアップダウンカウンタで構成される積分カウ
ンタで、そのカウント動作は排他的論理和回路の排他的
論理和信号の値に応じて決まり、カウント範囲設定回路
２２からのカウント範囲設定信号の時間期間の間だけサ
ンプリングクロックをカウントするように構成されてい
る。２４は積分カウンタ２３のキャリ出力をデータ人力
りに接続し、エツジ検出回路２０のエツジ信号ＬＤ出力
をクロック人力Ｃに接続しているフリップフロップであ
る。なお、このディジタル形式の本発明回路の基本構成
は特願昭５９−２４３８１２号に開示されている。

このようにディジタル的に構成される本発明回路におい
ても、第１図に示すようにアナログ的に構成される本発
明回路と同様、従来回路では積分範囲内に包含されてし
まっていたジッタ範囲を積分範囲から除外し得る。即ち
、積分カウンタ２３はエツジ検出回路２０からのエツジ
信号ＬＤ（第５図の（５−４＞）によりプリセットされ
、そして、その積分カウンタ２３の積分範囲はエツジ検
出回路２０のエツジ信号ＥＤ（第５図の（５−５））に
応答してカウント開始ビット設定回路２１から発生され
るカウント開始ビット設定信号（第５図の（５−６））
から予め決められる時間の間持続するカウント範囲設定
信号（第５図の（５−７））によって設定されるからで
ある。

〔発明の効果〕

以上述べたように、本発明によれば、スプリントフェー
ズ信号に生ぜしめられるすべてのジッタ範囲を可能な限
り積分範囲から除外しているので、ジッタによるビット
誤り率を大幅に低減し得る。

この低減は積分範囲を１ビット期間のほぼ８０％に設定
することにより最良の結果が得られる。

【図面の簡単な説明】

第１図は本発明のスプリットフェーズ信号復号回路の基
本構成を示す図、第２図は本発明の１つの実施例を示す
図、第３図は第２図実施例回路各部の信号波形図、第４
図は本発明の他の実施例を示す図、第５図は第４図実施
例回路各部の信号波形図であり、第１図、第２図及び第
４図において、１は排他的論理和回路、２は積分回路、
３は除夕（信号発生回路、４は出力回路、５は積分範囲
設定回路、６は積分中断範囲設定回路、７はしきい値設
定回路、８はコンパレータ、９，２４はフリップフロッ
プ、２０はエツジ検出回路、２１はカウント開始ビット
設定回路、２２はカウント範囲設定回路、２３は積分カ
ウンタである。 第４図

Claims (3)

【特許請求の範囲】
1. （１）再生クロック及びスプリットフェーズ信号の排他
   的論理和をとり、その積分をなして再生ＮＲＺ信号を発
   生するスプリットフェーズ信号復号回路において、 前記再生クロックに応答して前記スプリットフェーズ信
   号のビット内極性反転点に生ずるジッタ範囲及び隣接ビ
   ット間の極性反転点に生ずるジッタ範囲を積分範囲から
   除外する除外信号を発生する除外信号発生回路（３）と
   、 該除外信号のない期間のみ前記排他的論理和信号の信号
   レベルに応じたアナログ積分を行なう積分回路（２）と
   を備えて、 前記再生クロックに同期した再生ＮＲＺ信号を発生する
   ようにしたことを特徴とするスプリットフェーズ信号復
   号回路。
2. （２）前記積分範囲は１ビット期間のほぼ８０％の期間
   であることを特徴とする特許請求の範囲第１項記載のス
   プリットフェーズ信号復号回路。
3. （３）再生クロック及びスプリットフェーズ信号の排他
   的論理和をとり、その積分をなして再生ＮＲＺ信号を発
   生するスプリットフェーズ信号復号回路において、 前記再生クロックに応答して前記スプリットフェーズ信
   号のビット内極性反転点に生ずるジッタ範囲及び隣接ビ
   ット間の極性反転点に生ずるジッタ範囲を１ビット期間
   のほぼ８０％の期間から除外する除外信号を発生する除
   外信号発生回路（３）と、該除外信号のない期間のみ前
   記排他的論理和信号の信号レベルに応じたディジタル積
   分を行なう積分回路（２）とを備えて、 前記再生クロックに同期した再生ＮＲＺ信号を発生する
   ようにしたことを特徴とするスプリットフェーズ信号復
   号回路。