JPS61203677A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61203677A JPS61203677A JP60043692A JP4369285A JPS61203677A JP S61203677 A JPS61203677 A JP S61203677A JP 60043692 A JP60043692 A JP 60043692A JP 4369285 A JP4369285 A JP 4369285A JP S61203677 A JPS61203677 A JP S61203677A
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- JP
- Japan
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- layer
- thyristor
- voltage
- impurity concentration
- current
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、ＧａＡｓを主材料とする逆阻止３端子サイリ
スタ、２端子スイツチ、逆導通サイリスタ、トライアッ
ク、ＧＴＯ及び静電誘導サイリスタ等のサイリスタに関
するもので、特にＧａＡＳサイリスタの積層構造におけ
る層の厚さと不純物濃度とに係るものである。
スタ、２端子スイツチ、逆導通サイリスタ、トライアッ
ク、ＧＴＯ及び静電誘導サイリスタ等のサイリスタに関
するもので、特にＧａＡＳサイリスタの積層構造におけ
る層の厚さと不純物濃度とに係るものである。
［発明の技術的背ｉｔ］
ＰＮＰＮ構造を有する逆阻止３端子サイリスタ等の半導
体装置は電力の変換、制御等の分野に広く用いられてい
る。
体装置は電力の変換、制御等の分野に広く用いられてい
る。
第９図は従来の逆阻止３ｒａ子サイリスタの一例でその
断面図を示す。 この素子はＰエミッタ層１、Ｎベース
１１２、Ｐベース層３及びＮエミツタ層４のＰＥ ＮＢ
Ｐ８ ＮＥの４層構造でＰＥ層１とＮ８層２との接合
Ｊ１、Ｎｓ日層とＰ８層３との接合Ｊ２、及び２８層３
とＮ５層４との接合Ｊ３の３つのＰＮ接合を有する。
このためサイリスタはＰＥ ＮＢ Ｐ日とＮＥ Ｐ８
ＮＢの２つのトランジスタを重ねたものと考えることも
できる。
断面図を示す。 この素子はＰエミッタ層１、Ｎベース
１１２、Ｐベース層３及びＮエミツタ層４のＰＥ ＮＢ
Ｐ８ ＮＥの４層構造でＰＥ層１とＮ８層２との接合
Ｊ１、Ｎｓ日層とＰ８層３との接合Ｊ２、及び２８層３
とＮ５層４との接合Ｊ３の３つのＰＮ接合を有する。
このためサイリスタはＰＥ ＮＢ Ｐ日とＮＥ Ｐ８
ＮＢの２つのトランジスタを重ねたものと考えることも
できる。
ＰＥ層１に陽極５を、Ｎ５層４に陰極６を、１８層３に
ゲート電極７をそれぞれ接続する。 順方向は陽極５か
ら陰極６に向かう方向で、その逆が逆方向である。
ゲート電極７をそれぞれ接続する。 順方向は陽極５か
ら陰極６に向かう方向で、その逆が逆方向である。
ゲート電流を流さないで、サイリスタに順電圧を加えて
も陽極電流はわずかじか流れず、オフ状態となる。 オ
フ状態における陽極電圧（順電圧）を順阻止電圧又はオ
フ電圧と言い、このときの陽極電流をオフ電流と呼ぶ。
も陽極電流はわずかじか流れず、オフ状態となる。 オ
フ状態における陽極電圧（順電圧）を順阻止電圧又はオ
フ電圧と言い、このときの陽極電流をオフ電流と呼ぶ。
さらに陽極電圧を上げると電流が急に増大し、素子は
負性抵抗を示しオン状態に移る。 素子がオフ状態から
オン状態に移るとき即ちターンオンするときの陽極電圧
をブレークオーバ電圧という。 オン状態では素子は普
通の整流ダイオードの順方向特性とほとんど変わらない
特性を示し、陽極電流はほぼ外部回路だけで制限される
。 このときの陽極電圧をオン電圧と呼ぶ。 ゲート電
流を流した状態で順電圧を加えるとオフ電流はゲート電
流を流さないときより増加しブレークオーバ電圧は減少
する。 ゲート電流を十分大きくするとほぼ整流ダイオ
ードに等しい順方向特性を示す。 従ってサイリスタは
一度オン状態になるとゲートは制御能力を失う。
負性抵抗を示しオン状態に移る。 素子がオフ状態から
オン状態に移るとき即ちターンオンするときの陽極電圧
をブレークオーバ電圧という。 オン状態では素子は普
通の整流ダイオードの順方向特性とほとんど変わらない
特性を示し、陽極電流はほぼ外部回路だけで制限される
。 このときの陽極電圧をオン電圧と呼ぶ。 ゲート電
流を流した状態で順電圧を加えるとオフ電流はゲート電
流を流さないときより増加しブレークオーバ電圧は減少
する。 ゲート電流を十分大きくするとほぼ整流ダイオ
ードに等しい順方向特性を示す。 従ってサイリスタは
一度オン状態になるとゲートは制御能力を失う。
次に逆電圧を加えるとサイリスタは僅かな逆もれ電流の
流れるオフ状態となる。 逆電圧を増加してゆくとつい
には降服現象を起し素子を破壊するにいたる。 このと
きの電圧を逆降服電圧と呼ぶ。
流れるオフ状態となる。 逆電圧を増加してゆくとつい
には降服現象を起し素子を破壊するにいたる。 このと
きの電圧を逆降服電圧と呼ぶ。
一般に半導体装置の特性は程度の差はあるが温度の影響
を受ける。 サイリスタに順阻止電圧を加えるとその電
圧は接合Ｊ２で阻止される。 接合Ｊ２には空乏層及び
その近傍の熱励起等による僅かな電流がトランジスタ作
用により増幅されオフ電流として流れる。 これ等の電
流は接合部の温度上昇に伴い指数関数的に増大する。
オフ電流値が増大すると前記等価トランジスタの電流増
幅率（α）は増加し低いブレークオーバ電圧でサイリス
タはターンオンする。 即ち温度上昇によりオフ電流は
増大しブレークオーバ電圧は低下する。 温度上昇は逆
もれ電流の増大、ターンオフ時間の極端な増加等サイリ
スタのその他の特性に影響を与える。 このため従来の
シリコンを主材料とするサイリスタ等においては、保証
接合温度の上限は一般に１２５℃、一部では１５０℃に
指定されている。
を受ける。 サイリスタに順阻止電圧を加えるとその電
圧は接合Ｊ２で阻止される。 接合Ｊ２には空乏層及び
その近傍の熱励起等による僅かな電流がトランジスタ作
用により増幅されオフ電流として流れる。 これ等の電
流は接合部の温度上昇に伴い指数関数的に増大する。
オフ電流値が増大すると前記等価トランジスタの電流増
幅率（α）は増加し低いブレークオーバ電圧でサイリス
タはターンオンする。 即ち温度上昇によりオフ電流は
増大しブレークオーバ電圧は低下する。 温度上昇は逆
もれ電流の増大、ターンオフ時間の極端な増加等サイリ
スタのその他の特性に影響を与える。 このため従来の
シリコンを主材料とするサイリスタ等においては、保証
接合温度の上限は一般に１２５℃、一部では１５０℃に
指定されている。
第１０図はサイリスタの不純物濃度分布の概要の一例を
示す。 縦軸は不純物濃度を示し、横軸は層厚で１．な
いし１４はＰＥ 、Ｎｓ 、ＰＢ及びＮＥの各層の厚さ
を示す。 同図より明らかなようにＮ８層は他の３１１
１に比べ最も低い不純物濃度を有し、十分厚い層厚とな
っている。 不純物濃度分布はサイリスタの基本的設計
要素の１つであって、一般にある性能を向上させるため
にこの設計パラメータに変化を与えれば、別の性能が犠
牲になる。 例えば順阻止電圧を印加すると接合Ｊ２で
この電圧は阻止される。 逆電圧を印加すると主として
接合Ｊ、で阻止される。 いずれの場合でも印加電圧を
増加すると空乏層はＮｏ層内に拡がり実効的なＮｏ層の
厚さが次第に狭くなり遂には突き抜は或いは突き抜は現
象に至る以前に空乏層内に局部的な電子なだれ現象を生
ずる。
示す。 縦軸は不純物濃度を示し、横軸は層厚で１．な
いし１４はＰＥ 、Ｎｓ 、ＰＢ及びＮＥの各層の厚さ
を示す。 同図より明らかなようにＮ８層は他の３１１
１に比べ最も低い不純物濃度を有し、十分厚い層厚とな
っている。 不純物濃度分布はサイリスタの基本的設計
要素の１つであって、一般にある性能を向上させるため
にこの設計パラメータに変化を与えれば、別の性能が犠
牲になる。 例えば順阻止電圧を印加すると接合Ｊ２で
この電圧は阻止される。 逆電圧を印加すると主として
接合Ｊ、で阻止される。 いずれの場合でも印加電圧を
増加すると空乏層はＮｏ層内に拡がり実効的なＮｏ層の
厚さが次第に狭くなり遂には突き抜は或いは突き抜は現
象に至る以前に空乏層内に局部的な電子なだれ現象を生
ずる。
いずれの場合でも素子を破壊するに至る。 このため一
般にこの種の装置ではＮｏ層の不純物濃度を他の層より
低くし且つその厚さを他の層に比較して十分厚くしてい
る。 しかしながらＮ８層の厚さを大きくし不純物濃度
を低（するとオン電圧及びオン状態での電力損失は増加
し、またターンオフ時にＮｏ層内に残留するキャリヤ量
が増加してターンオフ特性が劣化する等の欠点も生じる
。
般にこの種の装置ではＮｏ層の不純物濃度を他の層より
低くし且つその厚さを他の層に比較して十分厚くしてい
る。 しかしながらＮ８層の厚さを大きくし不純物濃度
を低（するとオン電圧及びオン状態での電力損失は増加
し、またターンオフ時にＮｏ層内に残留するキャリヤ量
が増加してターンオフ特性が劣化する等の欠点も生じる
。
サイリスタにおいては緒特性の協調を考えた最適設計が
なされるが、Ｎベース層の厚さを十分太きくとりその不
純物濃度を低くすることは一般的に行なわれている。
なされるが、Ｎベース層の厚さを十分太きくとりその不
純物濃度を低くすることは一般的に行なわれている。
［背景技術の問題点］
現在のサイリスタ等はシリコンを主材料としたものが大
部分で、その保証温度は一般には１２５℃で、ときには
１５０℃のものもある。 サイリスタの接合部の温度が
この値を超えるとオフ電流、逆もれ電流が急速に増加し
、ブレークオーバ電圧の低下、ターンオフ時間の極端な
増加等サイリスタの正常な機能は失われる。
部分で、その保証温度は一般には１２５℃で、ときには
１５０℃のものもある。 サイリスタの接合部の温度が
この値を超えるとオフ電流、逆もれ電流が急速に増加し
、ブレークオーバ電圧の低下、ターンオフ時間の極端な
増加等サイリスタの正常な機能は失われる。
サイリスタ等の電力用素子では許容使用電力量は重要な
特性であるが、これは主として温度上昇によって制限さ
れる。 またサイリスタ等は応用分野も広く、種々の外
部環境で使用されるが、常に安定に動作することが必要
である。 従ってサイリスタ等に対しその保証温度を高
くしより安定な温度特性とすることは特に要望される問
題である。
特性であるが、これは主として温度上昇によって制限さ
れる。 またサイリスタ等は応用分野も広く、種々の外
部環境で使用されるが、常に安定に動作することが必要
である。 従ってサイリスタ等に対しその保証温度を高
くしより安定な温度特性とすることは特に要望される問
題である。
［発明の目的］
本発明の目的は、保証温度が高く且つ安定した温度特性
を持つ逆阻止３端子サイリスタ、ゲーｉターンオフサイ
リスタ等の半導体装置を提供することである。
を持つ逆阻止３端子サイリスタ、ゲーｉターンオフサイ
リスタ等の半導体装置を提供することである。
［発明の概要］
本発明は、ＧａＡｓよりなりＰ型層とＮ型層とが交互に
積層され少なくとも３つのＰＮ接合を有する半導体装置
（サイリスタと呼ぶ）において、最も低い不純物濃度の
Ｐ型層の厚さが他のＰ型及びＮ型層の厚さより十分に厚
いことを特徴とする半導体装置である。
積層され少なくとも３つのＰＮ接合を有する半導体装置
（サイリスタと呼ぶ）において、最も低い不純物濃度の
Ｐ型層の厚さが他のＰ型及びＮ型層の厚さより十分に厚
いことを特徴とする半導体装置である。
本発明は、サイリスタの主材料にＧａＡＳを使用して保
証温度を高めたものである。 ただし従来の構造のまま
で主材料にＧａＡＳを使うとその正孔のライフタイムや
移動度が８１に比べ低いのでオン電圧が高く満足なオン
状態特性が得られなかった。 そのためＰＮＰＮ層等の
積層構造のうち特定のＰ型層（例外もあるが多くの場合
Ｐへ一ス層と呼ばれる）の不純物濃度を他の層の不純物
濃度より低くし且つこのＰ型層の厚さを他の層の厚さよ
り十分厚くする。 この積層構造によりガリウム砒素か
らなるサイリスタのオン電圧は低く保たれる。
証温度を高めたものである。 ただし従来の構造のまま
で主材料にＧａＡＳを使うとその正孔のライフタイムや
移動度が８１に比べ低いのでオン電圧が高く満足なオン
状態特性が得られなかった。 そのためＰＮＰＮ層等の
積層構造のうち特定のＰ型層（例外もあるが多くの場合
Ｐへ一ス層と呼ばれる）の不純物濃度を他の層の不純物
濃度より低くし且つこのＰ型層の厚さを他の層の厚さよ
り十分厚くする。 この積層構造によりガリウム砒素か
らなるサイリスタのオン電圧は低く保たれる。
［発明の実施例］
以下本発明の実施例を図面に基づいてさらに詳細に説明
する。 第１図は本発明による逆阻止３端子サイリスタ
の一例であってその断面図である。
する。 第１図は本発明による逆阻止３端子サイリスタ
の一例であってその断面図である。
なお第９図と同一符号は同一の部分を表すく以下の図面
においても同じ）。 Ｐエミッタ層（ＰＥ層）１、Ｎベ
ース層（ＮＢ ＩＩ）２、Ｐベース層（Ｐａ層）３及び
Ｎエミツタ層（ＮＥＷＪ）４のＰＥ ＮＢ Ｐａ Ｎ’
Ｅの４層構造で、ＰＥ Ｎ８間、Ｎ８８６間及びＰａ
ＮＥ間にそれぞれＪｌ、Ｊ２及びＪ３の３つのＰＮ接合
を持っている。 ＰＥ層１に陽極５、ＮＥＷＪに陰極６
及びＮｏ層２にゲート電極がそれぞれ設けられている。
においても同じ）。 Ｐエミッタ層（ＰＥ層）１、Ｎベ
ース層（ＮＢ ＩＩ）２、Ｐベース層（Ｐａ層）３及び
Ｎエミツタ層（ＮＥＷＪ）４のＰＥ ＮＢ Ｐａ Ｎ’
Ｅの４層構造で、ＰＥ Ｎ８間、Ｎ８８６間及びＰａ
ＮＥ間にそれぞれＪｌ、Ｊ２及びＪ３の３つのＰＮ接合
を持っている。 ＰＥ層１に陽極５、ＮＥＷＪに陰極６
及びＮｏ層２にゲート電極がそれぞれ設けられている。
ｌ、ないし１４はＰＥ層、Ｎ６層、Ｐａ１ｌ及びＮＥ
層のそれぞれの層の厚さである。
層のそれぞれの層の厚さである。
サイリスタは一般の半導体装置と同様に温度の影響を受
は易い。 例えばこのサイリスタのオフ電流は前述した
ように温度上昇により急激に増加する。 これは逆バイ
アスされる接合Ｊ２における熱励起電流の増加に主とし
て起因する。 従来使用されているＳｉのエネルギーバ
ンドギャップは１．１１ｅｖであるが本発明に使用する
ＧａＡＳのそれは１，４ ｅＶでＳｉに比べ大きい。
従って接合Ｊ２の温度を同一とすれば接合Ｊ２における
ＧａＡＳの熱励起ｉ！流はＳｉに比べ非常に小さくなり
、オフ電流の値も低（なる。 許容オフ電流値を同一と
仮定すればＧａＡｓのサイリスタはより高温での動作が
可能となる。 温度上昇による逆もれ電流の増加、ブレ
ークオーバ電圧の低下或いはターンオフ時間の増加等は
Ｓｌに比べ非常に軽減され、より高温での使用を可能に
する。 装置の保証温度は使用時の上記諸特性によって
のみ決定されるものでなく、長時間の使用に耐えるかど
うかの信頼性等についても配慮する必要がある。
は易い。 例えばこのサイリスタのオフ電流は前述した
ように温度上昇により急激に増加する。 これは逆バイ
アスされる接合Ｊ２における熱励起電流の増加に主とし
て起因する。 従来使用されているＳｉのエネルギーバ
ンドギャップは１．１１ｅｖであるが本発明に使用する
ＧａＡＳのそれは１，４ ｅＶでＳｉに比べ大きい。
従って接合Ｊ２の温度を同一とすれば接合Ｊ２における
ＧａＡＳの熱励起ｉ！流はＳｉに比べ非常に小さくなり
、オフ電流の値も低（なる。 許容オフ電流値を同一と
仮定すればＧａＡｓのサイリスタはより高温での動作が
可能となる。 温度上昇による逆もれ電流の増加、ブレ
ークオーバ電圧の低下或いはターンオフ時間の増加等は
Ｓｌに比べ非常に軽減され、より高温での使用を可能に
する。 装置の保証温度は使用時の上記諸特性によって
のみ決定されるものでなく、長時間の使用に耐えるかど
うかの信頼性等についても配慮する必要がある。
従って即断はできないが、ＧａＡＳのサイリスタの保証
温度は少なくとも１５０℃以上とすることができる。
温度は少なくとも１５０℃以上とすることができる。
しかしながら従来の構造のままで主材料にＧａＡＳを使
うとオン電圧が高く満足なオン特性が得られなかった。
うとオン電圧が高く満足なオン特性が得られなかった。
オン電圧はオン状態における陽極５と陰極６との間の
電圧である。 サイリスタのオン電圧は負荷電流が増加
し高電流密度の状態になると、主として厚い方の層の少
数キャリヤの移動度と反比例の関係にある。 ＧａＡｓ
半導体は正孔の移動度は２５０ ｃａｂ’ ／ｖ、ｓｅ
ａであるのに対し電子の移動度は８６００ＣＩｌ’ ／
Ｖ、ＳｅＯと３０倍以上も速い。 従来のＳｉを主材料
とするサイリスタにおいて最も厚い層はＮｏ層である。
電圧である。 サイリスタのオン電圧は負荷電流が増加
し高電流密度の状態になると、主として厚い方の層の少
数キャリヤの移動度と反比例の関係にある。 ＧａＡｓ
半導体は正孔の移動度は２５０ ｃａｂ’ ／ｖ、ｓｅ
ａであるのに対し電子の移動度は８６００ＣＩｌ’ ／
Ｖ、ＳｅＯと３０倍以上も速い。 従来のＳｉを主材料
とするサイリスタにおいて最も厚い層はＮｏ層である。
従来の構造のままで主材料をＧａＡｓとするとＮｅＪ
ｉの少数キャリヤである正孔の移動度が小さいので高い
オン電圧となる。 従ってＧａＡｓのサイリスタにおい
てはＰａ層を最も厚い層とすることによりａ電流密度に
おけるオン電圧を低く保つことができる。
ｉの少数キャリヤである正孔の移動度が小さいので高い
オン電圧となる。 従ってＧａＡｓのサイリスタにおい
てはＰａ層を最も厚い層とすることによりａ電流密度に
おけるオン電圧を低く保つことができる。
Ｐａ層３の層の厚さを他の層に比べ十分厚（し且つ最も
低い不純物濃度とする。 これにより逆電圧はＮ Ｅ
１１４とＰａ層３との接合Ｊ３で、また順方向オフ電圧
はＰａ層３とＮ８層２との接合Ｊ２でそれぞれブロック
する。 Ｎ８層２にゲート電極７を設け、陰極６に対し
陽極５が正となる順電圧を与えておき、陽極５に対して
ゲート電極７に負のバイアス電圧を印加すればターンオ
ンさせることができる。
低い不純物濃度とする。 これにより逆電圧はＮ Ｅ
１１４とＰａ層３との接合Ｊ３で、また順方向オフ電圧
はＰａ層３とＮ８層２との接合Ｊ２でそれぞれブロック
する。 Ｎ８層２にゲート電極７を設け、陰極６に対し
陽極５が正となる順電圧を与えておき、陽極５に対して
ゲート電極７に負のバイアス電圧を印加すればターンオ
ンさせることができる。
第２図は第１図のサイリスタの不純物濃度分布の一例を
示す図表である。 縦軸は不純物濃度を、横軸は層の厚
さを示す。 同図中のＣｐε、ＣＮＥはＰＥ層１及びＮ
Ｅ層４のそれぞれの不純物表面濃度を表す。 ＣＰＥ
ハ約１０２°ｃｒ’、ＣＮＥ ハ約１０”Ｃｌ１１−３
である。 ＣｐｅはＰａ層３の不純物濃度で１ｏ１６ｃ
「’ （数Ωｃｎ＋）以下である。 横軸の１．ないし
１４は第１図の１．ないし１４に対応し、ｌ、は１μ膳
％Ｊ２は１μ−，１３は数十μｍ及び１４は２μ層であ
る。 このようにＰａ層３の厚さを他の層に比し十分厚
くしてもここでの少数キャリヤとなる電子の移動度が速
いので拡散長も長（オン電圧も低く保つことができる。
示す図表である。 縦軸は不純物濃度を、横軸は層の厚
さを示す。 同図中のＣｐε、ＣＮＥはＰＥ層１及びＮ
Ｅ層４のそれぞれの不純物表面濃度を表す。 ＣＰＥ
ハ約１０２°ｃｒ’、ＣＮＥ ハ約１０”Ｃｌ１１−３
である。 ＣｐｅはＰａ層３の不純物濃度で１ｏ１６ｃ
「’ （数Ωｃｎ＋）以下である。 横軸の１．ないし
１４は第１図の１．ないし１４に対応し、ｌ、は１μ膳
％Ｊ２は１μ−，１３は数十μｍ及び１４は２μ層であ
る。 このようにＰａ層３の厚さを他の層に比し十分厚
くしてもここでの少数キャリヤとなる電子の移動度が速
いので拡散長も長（オン電圧も低く保つことができる。
上述のＧａＡＳサイリスタは次の方法により製造される
。 母体となるＣｄ１Ｚｎ等をドープしたＰ型結晶基板
（不純物濃度１０１６ｃＩ１１−３以下、比抵抗数ΩＣ
１、数十μｍ厚）を準備する。 この基板は液体カプセ
ル法（Ｌ、 Ｅ Ｃ法）で引き上げた結晶をスライスし
研磨したウェハを使用する。 或いは気相エピタキシー
にて成長させたウェハを用いる。 次にこのＰ型結晶基
板の両面にドナー不純物として３ｎ或いはＳを拡散して
ＮＥ層４及びＮｓ層２を形成する。 表面濃度１０”
ｃｏｄ−’、拡散深さ２μｌ程度のｎｐｎ層とする。
次にアクセプタ不純物としてｚｎを基板のＮ８層側に拡
散しＰ Ｅ Ｗｉｌを形成しｎｐｎｐ層とする。 Ｐエ
ミッタ拡散の表面濃度は１０” ａｍ−３で拡散深さ１
μｍ程度とする。 ＮＥ１１４とＮａ！２との電極６．
７としてＳｎ Ｎｉ 、Ａｕ Ｇｅ層等を、又ＰＥｌ１
１の電極５としてＡｕ或いはＡａ Ｍｎ層等をぞれぞれ
蒸着により形成する。
。 母体となるＣｄ１Ｚｎ等をドープしたＰ型結晶基板
（不純物濃度１０１６ｃＩ１１−３以下、比抵抗数ΩＣ
１、数十μｍ厚）を準備する。 この基板は液体カプセ
ル法（Ｌ、 Ｅ Ｃ法）で引き上げた結晶をスライスし
研磨したウェハを使用する。 或いは気相エピタキシー
にて成長させたウェハを用いる。 次にこのＰ型結晶基
板の両面にドナー不純物として３ｎ或いはＳを拡散して
ＮＥ層４及びＮｓ層２を形成する。 表面濃度１０”
ｃｏｄ−’、拡散深さ２μｌ程度のｎｐｎ層とする。
次にアクセプタ不純物としてｚｎを基板のＮ８層側に拡
散しＰ Ｅ Ｗｉｌを形成しｎｐｎｐ層とする。 Ｐエ
ミッタ拡散の表面濃度は１０” ａｍ−３で拡散深さ１
μｍ程度とする。 ＮＥ１１４とＮａ！２との電極６．
７としてＳｎ Ｎｉ 、Ａｕ Ｇｅ層等を、又ＰＥｌ１
１の電極５としてＡｕ或いはＡａ Ｍｎ層等をぞれぞれ
蒸着により形成する。
第３図ないし第８図はその他のサイリスタに本発明を適
用した実施例である。 第３図は横型逆阻止、３端子サ
イリスタの実施例でＰａ１ｉ３を遥低不純物ｉｆｆ度と
しその層厚（横幅）を他の層よりも十分に厚くする。
第４図は逆導通サイリスタの実施例である。 逆導通サ
イリスタは一つのウェハに逆阻止３端子サイリスタとダ
イオードとを逆並列に構成したものでＰ８一層３を最低
不純物濃度としその層厚を他の層に比べ十分に厚くする
。
用した実施例である。 第３図は横型逆阻止、３端子サ
イリスタの実施例でＰａ１ｉ３を遥低不純物ｉｆｆ度と
しその層厚（横幅）を他の層よりも十分に厚くする。
第４図は逆導通サイリスタの実施例である。 逆導通サ
イリスタは一つのウェハに逆阻止３端子サイリスタとダ
イオードとを逆並列に構成したものでＰ８一層３を最低
不純物濃度としその層厚を他の層に比べ十分に厚くする
。
第５図はトライアックに対する実施例である。
トライアックは２つの逆阻止３端子サイリスタを逆並列
に構成しゲート電極を１つとしたものである。 １１層
１３（Ｐベース層）を最低不純物濃度としその層厚を十
分に厚くする。 第６図はゲート・ターンオフサイリス
タＧＴＯに対する実施例で２１層２３（Ｐベース層）を
最低不純物濃度としその層厚を十分に厚くする。 第７
図は２端子スイツチ（ＳＳＳ）に対する実施例である。
に構成しゲート電極を１つとしたものである。 １１層
１３（Ｐベース層）を最低不純物濃度としその層厚を十
分に厚くする。 第６図はゲート・ターンオフサイリス
タＧＴＯに対する実施例で２１層２３（Ｐベース層）を
最低不純物濃度としその層厚を十分に厚くする。 第７
図は２端子スイツチ（ＳＳＳ）に対する実施例である。
両端の２層がそれぞれ短絡されたｐｎｐｎｐの５層構造
をもつ。 １１層３３がＰベース層に相当し、最低不純
物濃度を持ち、その層厚も十分厚い。
をもつ。 １１層３３がＰベース層に相当し、最低不純
物濃度を持ち、その層厚も十分厚い。
第８図は静電誘導型サイリスタに対する実施例である。
Ｐ、一層４３が最低不純物濃度を持ち層厚が最も厚い
。
。
［発明の効果］
前記の如く主材料に３ｉを使用したサイリスタに比べ本
発明のＧａＡｓを主材料としたサイリスタはＧａＡＳの
エネルギーバンドギャップが大きいことにより保証温度
を１５０℃以上に高くするこ、とができた。 又最低不
純物濃度のＰ型層（多くの場合Ｐベース層）の厚さを他
の層に比べ十分厚くしたことによりオン電圧の低いサイ
リスタを提供することが可能である。
発明のＧａＡｓを主材料としたサイリスタはＧａＡＳの
エネルギーバンドギャップが大きいことにより保証温度
を１５０℃以上に高くするこ、とができた。 又最低不
純物濃度のＰ型層（多くの場合Ｐベース層）の厚さを他
の層に比べ十分厚くしたことによりオン電圧の低いサイ
リスタを提供することが可能である。
第１図は本発明の逆阻止３端子サイリスタの断面図、第
２図は第１図に示すサイリスタの不純物濃度分布の一例
を示す図表、第３図ないし第８図は本発明のその他のサ
イリスタの実施例を示すもので第３図は横型逆阻止３端
子サイリスタ、第４図は逆導通サイリスタ、第５図は１
へライアック、第６図はＧＴＯ１第７図は２端子スイツ
チ（ＳＳＳ）及び第８図は静電誘導型サイリスタのそれ
ぞれの断面図、第９図は従来の逆阻止３端子サイリスタ
の断面図、第１０図は第９図のサイリスタの不純物濃度
分布を示す図表である。 １・・・Ｐエミツタ層（ＰＥ層）、 ２・・・Ｎベース
層（Ｎａ層）、 ３・・・Ｐベース層（Ｐａ層）、４・
・・Ｎエミツタ層（ＮＥ層）、 Ｊ、、Ｊ２゜Ｊ３・・
・ＰＮ接合、 ＣｐＢ・・・Ｐａ層の不純物濃度、ｊ！
３・・・Ｐａ層の厚さ。 第１図 第２図 第３図 第４図 第５図 第６図 １」 第８図 一第９図 第１０図
２図は第１図に示すサイリスタの不純物濃度分布の一例
を示す図表、第３図ないし第８図は本発明のその他のサ
イリスタの実施例を示すもので第３図は横型逆阻止３端
子サイリスタ、第４図は逆導通サイリスタ、第５図は１
へライアック、第６図はＧＴＯ１第７図は２端子スイツ
チ（ＳＳＳ）及び第８図は静電誘導型サイリスタのそれ
ぞれの断面図、第９図は従来の逆阻止３端子サイリスタ
の断面図、第１０図は第９図のサイリスタの不純物濃度
分布を示す図表である。 １・・・Ｐエミツタ層（ＰＥ層）、 ２・・・Ｎベース
層（Ｎａ層）、 ３・・・Ｐベース層（Ｐａ層）、４・
・・Ｎエミツタ層（ＮＥ層）、 Ｊ、、Ｊ２゜Ｊ３・・
・ＰＮ接合、 ＣｐＢ・・・Ｐａ層の不純物濃度、ｊ！
３・・・Ｐａ層の厚さ。 第１図 第２図 第３図 第４図 第５図 第６図 １」 第８図 一第９図 第１０図
Claims (1)
- １ ガリウム砒素の化合物半導体よりなりＰ型層とＮ型
層とが交互に積層され少なくとも３つのＰＮ接合を有す
る半導体装置において、最も低い不純物濃度のＰ型層の
厚さが他のＰ型及びＮ型層の厚さより十分に厚いことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043692A JPS61203677A (ja) | 1985-03-07 | 1985-03-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043692A JPS61203677A (ja) | 1985-03-07 | 1985-03-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61203677A true JPS61203677A (ja) | 1986-09-09 |
Family
ID=12670878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043692A Pending JPS61203677A (ja) | 1985-03-07 | 1985-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61203677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8746412B2 (en) | 2008-12-19 | 2014-06-10 | Otis Elevator Company | Elevator door frame with electronics housing |
-
1985
- 1985-03-07 JP JP60043692A patent/JPS61203677A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8746412B2 (en) | 2008-12-19 | 2014-06-10 | Otis Elevator Company | Elevator door frame with electronics housing |
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| JPS6153877B2 (ja) | ||
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